JP3645172B2 - 半導体集積回路装置搭載用基板 - Google Patents
半導体集積回路装置搭載用基板 Download PDFInfo
- Publication number
- JP3645172B2 JP3645172B2 JP2000329596A JP2000329596A JP3645172B2 JP 3645172 B2 JP3645172 B2 JP 3645172B2 JP 2000329596 A JP2000329596 A JP 2000329596A JP 2000329596 A JP2000329596 A JP 2000329596A JP 3645172 B2 JP3645172 B2 JP 3645172B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit device
- integrated circuit
- semiconductor integrated
- lead
- lead portions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Liquid Crystal (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の属する技術分野】
本発明は、例えば表示パネル駆動用の半導体集積回路装置を搭載するフィルムキャリアテープ等の半導体集積回路装置搭載用基板に関するものである。
【0002】
【従来の技術】
従来より、例えば液晶表示装置における液晶駆動用集積回路チップ(以下、液晶ドライバLSIチップと称する)の搭載方式としては、COG(Chip On Glass)実装方式とTCP(Tape Carrier Package) 実装方式とが知られている。COG実装方式は、液晶パネルの下ガラス基板上に液晶ドライバLSIチップを直接搭載するものである。
【0003】
一方、TCP実装方式は、絶縁性フィルム上に液晶ドライバLSIチップをTCP形態に搭載するもの(TCPとするもの)である。この方式では、絶縁性フィルムが銅配線を有し、この銅配線が絶縁性フィルムに形成されたデバイスホール部内にはみ出した部分、即ちインナーリード部を有し、このインナーリード部の先端部が上記デバイスホール部に配された液晶ドライバLSIチップの電極(バンプ)と電気的に接続される。また、上記絶縁性フィルムは、外部との電気的接続のための銅配線部、即ちアウターリード部を有する。このアウターリード部は、その先端部が液晶パネルや配線基板と電気的に接続される。
【0004】
TCPと例えば液晶パネルとの電気的接続においては、上記アウターリード部が、液晶パネルの下ガラス基板上に設けられたITO(Indium Tin Oxide:インジゥムすず酸化膜)端子と、例えばACF(Anisotropic Conductive Film :異方性導電膜)を介して熱圧着され、固定される。これにより、TCP形態の複数の液晶ドライバLSIチップを液晶パネルの周辺部(額縁部)に搭載し、液晶パネルを駆動することができる。
【0005】
図5には、TCPを形成するために、液晶ドライバLSIチップ101をフィルムキャリアテープ102に搭載した状態を模式的に示す。フィルムキャリアテープ102は、帯状をなす絶縁性のフィルムキャリアテープ基材103の上に所定の配線パターンが形成されたものである。
【0006】
上記のフィルムキャリアテープ102は図5に示す破線Lにて打ち抜かれ、これにより、個々に液晶ドライバLSIチップ101を搭載したTCP104が形成される。
【0007】
液晶ドライバLSIチップ101は、その出力側の辺に多数の出力端子を有するため、上方から見て極端に長細い長方形となっている。したがって、液晶ドライバLSIチップ101は、フィルムキャリアテープ102の幅方向(Y方向)を長手方向として搭載されるのが一般的である。そして、各液晶ドライバLSIチップ101は、フィルムキャリアテープ102の長手方向(X方向)に一列に並ぶ状態で、隣同士所定の間隔(間隔a)をおいて配置される。
【0008】
フィルムキャリアテープ基材103上には、搭載した液晶ドライバLSIチップ101と他の装置との接続を可能とするために、前記配線パターンとして、入力リード部105と出力リード部106が形成されている。入力リード部105は液晶ドライバLSIチップ101への信号入力用であり、出力リード部106は液晶ドライバLSIチップ101から液晶パネルへの駆動信号出力用である。さらに、各入力リード部105の先端部には入力テスト端子(パッド)107が形成され、各出力リード部106の先端部には出力テスト端子(パッド)108が形成されている。これら入力テスト端子107および出力テスト端子108は、液晶ドライバLSIチップ101のテスト時にテスト用プローバの針を接触させるためのものである。
【0009】
即ち、液晶ドライバLSIチップ101のテスト時には、外部のテスト装置からの各種テスト用制御信号、階調表示用基準電圧および液晶ドライバLSIの電源を、テスト用プローバの針を介して上記入力テスト端子107から液晶ドライバLSIチップ101に入力させる。そして、液晶ドライバLSIチップ101からの出力信号(主に液晶パネル駆動用出力信号)を、出力テスト端子108からテスト用プローバの針を介して上記テスト装置に取り込み、出力信号の応答特性や出力電圧値誤差等を調べる。これにより、フィルムキャリアテープ102上への実装状態も含めて、液晶ドライバLSIチップ101の良否が判定される。
【0010】
なお、入力テスト端子107と出力テスト端子108とは、テスト終了後、個々のTCP104を得るためにフィルムキャリアテープ102を破線Lから打ち抜く際、TCP104側から切り離される。この切り離しにより、TCP104の入力リード部105および出力リード部106の先端は、先述のように、液晶パネルや他の配線基板と電気的に接続するための、ソルダーレジストが覆われていないアウターリード部となる。
【0011】
さらに、フィルムキャリアテープ基材103には、一方の側縁部に沿ってスプロケットホール109が、また他方の側縁部に沿ってスプロケットホール110がそれぞれ一定間隔で開口されている。スプロケットホール109、110におけるX方向の位置は、同位置となっている。これらスプロケットホール109、110は、フィルムキャリアテープ基材103のスプロケットによる送り出し、および液晶ドライバLSIチップ101の搭載位置の位置決めを行うためのものである。
【0012】
各液晶ドライバLSIチップ101は、スプロケットホール109、110の中心を通る直線OのY方向中心と、液晶ドライバLSIチップ101の中心の座標とがー致するように搭載される(図中、最も左側の液晶ドライバLSIチップ101を参照)。したがって、各液晶ドライバLSIチップ101は、X方向において、スプロケットホール109、110のピッチ(図中のb)の整数倍毎に配設されることになる。
【0013】
ここで、スプロケットホール109、110のピッチ(図中のb)はJIS規格で4.75mmと定められている。このため、液晶ドライバLSIチップ101の入力テスト端子107の端から出力テスト端子108の端までの距離(図中の長さc)が例えば6.0 mmであるとすれば、液晶ドライバLSIチップ101は、最も高密度に搭載するものとして、スプロケットホール109、110の2ピッチに1個の割合で配されることになる。
【0014】
次に、入力テスト端子107および出力テスト端子108の配列について説明する。入力リード部105(入力テスト端子107)は、出力リード部106(出力テスト端子108)と比較して数が少ないため、図5に示すように、Y方向に一列に並ぶ状態に形成されている。
【0015】
一方、出力リード部106(出力テスト端子108)は、1個の液晶ドライバLSIチップ101において、R、G、Bの各表示に対応する液晶パネルの画素、例えば、128×3=384画素を駆動する384本(図中の出力1〜N)が必要である。このため、出力リード部106(出力テスト端子108)は非常に多くなっている。また、液晶パネルの大画面化および高微細化による画素数の増加に伴って、1個の液晶ドライバLSIチップ101の出力リード部106(出力テスト端子108)はさらに増加する傾向にある。したがって、出力テスト端子108は、図5に示すようなY方向への一列の配置では、フィルムキャリアテープ基材103の幅内に収まらなくなる。
【0016】
そこで、出力テスト端子108の配置には、実際のところ、図6に示すように、X方向への例えば4段配列構成が採用されている(「日立LCDドライバLSIデータブック」の図27(日立標準TCP)参照、発行年月日:平成4年3月(第6版)、発行元:(株)日立マイコンシステム応用技術部)。この場合には、フィルムキャリアテープ102のX方向に出力テスト端子108の配置範囲が広がるため、前記の長さcが長くなる。なお、I1〜In、O1〜ONは、n個の入力テスト端子107およびN個の出力テスト端子108の配列状態を示すために、それらに付した番号である。
【0017】
出力テスト端子108の上記のようなX方向への複数段配列構成において、何段構成にするかは、出力テスト端子108の最小許容サイズ、およびTCP104の幅により決定される。また、上記出力テスト端子108の最小許容サイズは、液晶ドライバLSIチップ101の出力端子数、テスト用プローバの針ピッチにて決定される。
【0018】
一方において、近年においては、液晶表示装置のコスト低減を図るべく、液晶ドライバLSIチップ101の出力端子数を増加させて、液晶表示装置1台当たりに必要な液晶ドライバLSIチップ101の個数を少なくする構成が検討されている。この構成においては、上述したような出力テスト端子108の複数段配列構成は必須条件となり、出力端子数によっては4段か6段、さらにはそれ以上の複数段の配列が行なわれている。
【0019】
【発明が解決しようとする課題】
ところが、上記従来のフィルムキャリアテープ102の構成は下記のような問題点を有している。すなわち、上記従来のフィルムキャリアテープ102では、出力テスト端子108をフィルムキャリアテープ基材103の長手方向(X方向)において複数段に配列しているため、入力テスト端子107の端から出力テスト端子108の端までの長さcが長くなる。このため、1個当たりの液晶ドライバLSIチップ101に必要なフィルムキャリアテープ基材103の長さが長くなる。そして、このフィルムキャリアテープ基材103の長さは、液晶ドライバLSIチップ101の配列ピッチが、4.75mmに定められているスプロケットホール109、110のピッチの整数倍でなければならないことと相まって、さらに拡大される。このため、フィルムキャリアテープ基材103を有効に使用することができず、TCP104の1個当たりのコストが上昇するという問題点を招来する。
【0020】
したがって、本発明は、フィルムキャリアテープ基材103を有効に使用して、TCP104の1個当たりのコストを低減できる半導体集積回路装置搭載用基板の提供を目的としている。
【0021】
【課題を解決するための手段】
上記の課題を解決するために、本発明の半導体集積回路装置搭載用基板は、搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部、例えば出力リード部が絶縁性基板、例えばフィルムキャリアテープ基材上に形成され、これらリード部の各先端部に試験用端子、例えば出力テスト端子が形成されている半導体集積回路装置搭載用基板において、前記リード部のうちの複数のリード部に対応する複数個の前記試験用端子を1個のブロックとしたときに、このブロック内において前記リード部の並びにおける両外方側の各1本のリード部に対応する試験用端子同士を一対とし、これら外方側の一対の試験用端子同士が互いに対向するように、前記リード部からリード部の並びにおける内方側へ延びるように形成され、かつ前記一対をなす試験用端子が半導体集積回路装置の搭載位置から相対的に遠い位置に形成されていることを特徴としている。
【0022】
上記の構成によれば、リード部、例えば半導体集積回路装置の出力端子と接続される出力リード部のうちの複数のリード部に対応する複数個の試験用端子を1個のブロックとする。そして、このブロック内において前記リード部の並びにおける両外方側の各1本のリード部に対応する試験用端子同士を一対とする。そして、これら一対の試験用端子同士は、互いに対向するように、前記リード部からリード部の並びにおける内方側へ延びるように形成される。また、前記一対をなす試験用端子は、半導体集積回路装置の搭載位置から相対的に遠い位置に形成される。
【0023】
上記のようにして両外方側のリード部に対応する試験用端子を配置することにより、試験用端子を適当な幅に設定すれば、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくすることができる。これにより、絶縁性基板を有効に使用できる。この結果、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコストを低減することができる。
【0024】
上記の半導体集積回路装置搭載用基板は、前記試験用端子が、前記ブロック内の前記リード部の並びにおける両外方側における最外方側の各1本のリード部に対応する試験用端子同士から、順次内側に位置する各1本のリード部同士をそれぞれ一対とする、一対の試験用端子を複数対含んでおり、これら試験用端子対は、前記リード部の並びにおける相対的に外方側のリード部に対応する試験用端子対が、半導体集積回路装置の搭載位置から相対的に遠い位置に形成されている構成としてもよい。
【0025】
上記の構成によれば、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための試験端子対の構成を複数対について設定している。したがって、上記機能をさらに確実に得ることができる。これにより、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコスト低減をさらに確実なものとすることができる。
【0026】
上記の半導体集積回路装置搭載用基板は、前記一対の試験用端子のうちの最も半導体集積回路装置に近い試験用端子における前記リード部の並び方向の寸法が、試験用端子として使用可能な最小寸法に設定されている構成としてもよい。
【0027】
上記の構成によれば、最も半導体集積回路装置に近い試験用端子対の上記寸法を試験用端子として使用可能な最小寸法に設定しているので、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための機能をさらに確実に得ることができる。これにより、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコスト低減をさらに確実なものとすることができる。
【0028】
上記の半導体集積回路装置搭載用基板は、前記ブロック内の前記リード部の並びにおける内方側のリード部に対応する試験用端子が、前記ブロック内の他の試験用端子とリード部の並び方向に並ぶことなく、半導体集積回路装置の搭載位置から離れる方向に順次並ぶように形成されている構成としてもよい。
【0029】
上記の構成によれば、リード部の並びにおける外方側のリード部に対応する試験用端子の配置形態によって得られる、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための機能を、リード部の並びにおける内方側のリード部に対応する試験用端子の配置形態によって害されることを回避できる。
【0030】
上記の半導体集積回路装置搭載用基板は、前記一対の試験用端子同士とそれらに対応するリード部同士が、少なくとも前記ブロック内の領域において、前記ブロックにおける前記リード部の並び方向の中心を通り、前記リード部の並び方向に直交する方向に延びる中心線を中心とする略折り返しパターンとなっている構成としてもよい。
【0031】
上記の構成によれば、前記1対をなす試験用端子の配置形態によって得られる、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための機能をさらに確実なものとすることができる。
【0032】
本発明の半導体集積回路装置搭載用基板は、搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部が絶縁性基板上に形成され、これらリード部の各先端部に試験用端子が形成されている半導体集積回路装置搭載用基板において、前記リード部のうちの複数のリード部に対応する複数個の前記試験用端子を1個のブロックとしたときに、このブロック内の一部の前記試験用端子が、前記リード部の並び方向に2個並ぶように配置されるとともに、これら試験用端子間にリード部が位置しないように、前記リード部と前記試験用端子とが配置されていることを特徴としている。
【0033】
上記の構成によれば、ブロック内の一部の試験用端子が、リード部の並び方向に2個並ぶように配置されるとともに、これら試験用端子間にリード部が位置しないように、リード部と試験用端子とが配置されているので、リード部の並び方向に2個並ぶ試験用端子を適当な幅に設定すれば、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくすることができる。これにより、絶縁性基板を有効に使用できる。この結果、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコストを低減することができる。
【0034】
上記の半導体集積回路装置搭載用基板は、前記絶縁性基板が絶縁性フィルム基板である構成としてもよい。本発明の構成は、絶縁性フィルム基板を使用する例えばテープキャリアパッケージに対して適用した場合に、フィルムキャリアテープ基材の使用量を低減し、テープキャリアパッケージのコストダウンを図る上で有効である。
【0035】
上記の半導体集積回路装置搭載用基板は、前記半導体集積回路装置が液晶駆動回路装置チップである構成としてもよい。本発明の構成は、液晶駆動回路装置チップを搭載する半導体集積回路装置搭載用基板、例えばテープキャリアパッケージに対して適用した場合に、テープキャリアパッケージ、さらには液晶パネルのコストダウンを図る上で有効である。
【0036】
【発明の実施の形態】
本発明の実施の一形態を図1ないし図4に基づいて以下に説明する。
本実施の形態の半導体集積回路装置搭載用基板は、図1に示すように、半導体集積回路装置としての例えば液晶ドライバLSIチップ1を搭載するためのフィルムキャリアテープ2として構成されている。図1では、液晶ドライバLSIチップ1を有するTCP(Tape Carrier Package) を形成するために、液晶ドライバLSIチップ1をフィルムキャリアテープ2に搭載した状態を模式的に示す。フィルムキャリアテープ2は、帯状をなす絶縁性のフィルムキャリアテープ基材(絶縁性基板)3の上に所定の配線パターンが形成されたものである。
【0037】
なお、同図においては、フィルムキャリアテープ基材3に開口されたデバイスホール部は、液晶ドライバLSIチップ1の下方に位置するため、記載を省略している。また、液晶ドライバLSIチップ1を保護するための封止用樹脂や、TCP4上の配線を保護するためのソルダーレジストも省略している。また、TCP4のフィルム部には、折り曲げ可能なようにスリット部を形成している場合もあるが、ここではそれを省略している。
【0038】
上記のフィルムキャリアテープ基材3としては、例えば厚さ50μmのポリイミドフィルムを使用可能である。フィルムキャリアテープ2では、上記ポリイミドフィルム(絶縁性フィルムキャリアテープ基材3)上に、例えば厚さ18μm、最小線幅30μmの電解銅箔が接着層を介して積層される。上記電解銅箔はさらにSnメッキが施され、パターン化されて、配線パターンとなる。なお、接着層を用いることなく、フィルムキャリアテープ基材3の上に電解銅箔の配線パターンが直接形成されてもよい。
【0039】
上記のフィルムキャリアテープ2は図1に示す破線Lにて打ち抜かれ、これにより、個々に液晶ドライバLSIチップ1を搭載したTCP4が形成される。
【0040】
液晶ドライバLSIチップ1は、その出力側の辺に多数の出力端子を有するため、上方から見て極端に長細い長方形となっている。したがって、図1に示すように、液晶ドライバLSIチップ1は、フィルムキャリアテープ2の幅方向(Y方向)を長手方向として搭載される。そして、各液晶ドライバLSIチップ1は、フィルムキャリアテープ2の長手方向(X方向)に一列に並ぶ状態で、隣同士所定の間隔(間隔a)をおいて搭載される。
【0041】
フィルムキャリアテープ基材3上には、搭載した液晶ドライバLSIチップ1と他の装置との接続を可能とするために、配線パターンとして、入力リード部(リード部)5と出力リード部(リード部)6が形成されている。入力リード部5は液晶ドライバLSIチップ1への信号入力用であり、出力リード部6は液晶ドライバLSIチップ1から液晶パネルへの駆動信号出力用である。さらに、各入力リード部5の先端部には入力テスト端子(パッド)7が形成され、各出力リード部6の先端部には出力テスト端子(パッド)8が形成されている。これら入力テスト端子(試験用端子)7および出力テスト端子(試験用端子)8は、先述のように、液晶ドライバLSIチップ1のテスト時にテスト用プローバの針を接触させるためのものである。
【0042】
入力テスト端子7と出力テスト端子8とは、テスト終了後、個々のTCP4を得るためにフィルムキャリアテープ2を破線Lから打ち抜く際、TCP4側から切り離される。この切り離しにより、TCP4の入力リード部5および出力リード部6の先端は、液晶パネルや他の配線基板と電気的に接続するための、ソルダーレジストが覆われていないアウターリード部となる。
【0043】
フィルムキャリアテープ基材3には、一方の側縁部に沿ってスプロケットホール9が、また他方の側縁部に沿ってスプロケットホール10がそれぞれ一定間隔で開口されている。スプロケットホール9、10におけるX方向の位置は、同位置となっている。これらスプロケットホール9、10は、フィルムキャリアテープ基材3のスプロケットによる送り出し、および液晶ドライバLSIチップ1の搭載位置の位置決めを行うためのものである。各液晶ドライバLSIチップ1は、X方向において、スプロケットホール9、10のピッチ(図中のb)の整数倍毎に配設される。液晶ドライバLSIチップ1は、最も高密度に搭載された場合、図1に示すように、スプロケットホール9、10の2ピッチに1個の割合で配される。
【0044】
次に、入力テスト端子7および出力テスト端子8の配列について説明する。入力リード部5(入力テスト端子7)は、出力リード部6(出力テスト端子8)と比較して数が少ないため、図1に示すように、Y方向に一列に並ぶ状態に形成されている。一方、出力リード部6(出力テスト端子8)は、先述のように、数が非常に多くなっているので、X方向への複数段配列構成となっている。ここでは、図2にも示すように、4段配列構成としている。なお、図2において、I1〜In、O1〜ONは、n個の入力テスト端子7およびN個の出力テスト端子8の配列状態を示すために、それらに付した番号である。
【0045】
出力テスト端子8の配置における最小許容ピッチは、近年のテスタにおけるプローブの加工技術の進歩により、即ちプローブの針の配列幅の狭小化により、より狭くなる方向にある。そこで、本実施の形態のフィルムキャリアテープ2においては、上記プローブの加工技術の進歩および出力テスト端子8(出力リード部6)の多端子化に対応し、かつ入力テスト端子7の端から出力テスト端子8の端までの長さcを短縮することにより、フィルムキャリアテープ基材3の有効活用を図り得るようにしている。
【0046】
図3には、フィルムキャリアテープ2における1ブロック分(ブロックA)の出力テスト端子8の配列状態を示す。また、本実施の形態のフィルムキャリアテープ2を従来のものと比較するために、図6に示した従来のフィルムキャリアテープ102における1ブロック分(ブロックB)の出力テスト端子108の配列状態を図4に示す。
【0047】
図3の例では、1ブロック(ブロックA)内に6本の出力リード部6および6個の出力テスト端子8が含まれている。一方、図4の比較例では、1ブロック(ブロックb)内に8本の出力リード部106および8個の出力テスト端子108が含まれている。なお、出力テスト端子8、108に付した番号O1〜O6およびO1〜O8は、Y方向における一端部側から他端部側へ順次番号が増加していくようにしている。
【0048】
図3に示すフィルムキャリアテープ2において、出力リード部6の並びにおける内方側の出力リード部6に対応する出力テスト端子O3およびO4は、図4に示す従来のフィルムキャリアテープ102と同じく、フィルムキャリアテープ2の長手方向(X方向)に並べて配置されている。そして、上記内方側の出力リード部6に対応する出力テスト端子8(出力テスト端子O3およびO4)は、出力リード部6の端部から、出力リード部6の並び方向(Y方向)における一方側に延びた状態に形成されている。また、これら内方側の出力リード部6に対応する出力テスト端子O3およびO4は、相対的に液晶ドライバLSIチップ1に近い位置に配されている。
【0049】
一方、出力リード部6の並びにおける外方側の出力テスト端子8(出力テスト端子O1とO6および出力テスト端子O2とO5)は、出力リード部6の端部から、出力リード部6の並び方向における内方側に延びた状態に形成されている。具体的には、上記外方側の出力テスト端子O1とO6および出力テスト端子O2とO5は、ブロックAのX方向の中心軸Z、即ちこのブロックAを構成するY方向への6本の出力リード部6の並びの中心位置を通るX方向の中心軸Zを中心に略折り返しパターンとなっている。
【0050】
また、折り返しパターンに配されている外方側の出力テスト端子O1とO6および出力テスト端子O2とO5のうち、最外方の出力リード部6に対応する出力テスト端子O1、O6の対は、最も液晶ドライバLSIチップ1から離れた位置に配され、その内側に位置する出力リード部6に対応する出力テスト端子O2、O5の対は、出力テスト端子O1、O6の対よりも液晶ドライバLSIチップ1に近い位置に配されている。上記のような出力リード部6および出力テスト端子8の配置により、出力テスト端子8間には、出力リード部6が設けられない構成としている。
【0051】
図3の例では、1ブロック(ブロックA)に出力テスト端子8が例えば6個含まれる場合において、出力リード部6の並び方向の一方側と他方側とおける最外方に位置する出力テスト端子8の対(出力テスト端子部O1とO6)、およびそれらの一つ内側に位置する出力テスト端子8の対(出力テスト端子O2とO5)を略折り返しパターンとしている。
【0052】
上記折り返しパターンは、(出力テスト端子8の最小幅×2+最小スペース幅)を、出力リード部6の並び方向における一方側と他方側との対をなす出力テスト端子8同士においてに確保できれば、その出力テスト端子8対において採用可能である。また、上記1ブロックが6個の出力テスト端子8以外の場合であっても当然、適用可能である。
【0053】
また、図3の例において、出力テスト端子O3、O4は、共に出力リード部6より出力リード部6の並び方向における一方側から他方側へ延びた状態に形成されているが、共にこれとは逆方向に延びた状態であってもよい。さらに、出力テスト端子O3、O4は、出力リード部6の並び方向において、出力リード部6から互いに逆方向に延びた状態に形成されていてもよい。
【0054】
次に、図3および図4に示した出力テスト端子8、108の1ブロック分(ブロックA、B)の寸法について詳細に説明する。
【0055】
フィルムキャリアテープ2、102上における出力リード部6、106の隣合うもの同士の最小スペース幅(出力リード部6、106の隣合うもの同士の内側端部間隔)は、出力リード部6、106の銅配線のパターンを形成する際のエッチング精度にて決定される。ここでは、上記最小スペース幅を30μmとし、出力リード部6、106の最小線幅を30μmとする。また、最小パッド幅、即ち出力テスト端子8、108の最小幅を150μmとする。この幅は、テスト用プローバの針を接触させる際の位置精度にて決定される。
【0056】
図3に示すフィルムキャリアテープ2の場合において、出力テスト端子O1、O6は、最小スペース幅の30μmを確保しつつY方向に隣接するように配置されている。出力テスト端子O2、O5も、同様に、最小スペース幅の30μmを確保しつつY方向に隣接するように配置されている。出力テスト端子O3、O4は、最小幅の150μmを満足するように形成されている。また、各出力リード部6の線幅は、最小線幅の30μmとなっている。
【0057】
したがって、出力テスト端子O1とO6の端から端までの距離(Y方向の距離)YW1は、
YW1=150μm+30μm×10=450μm
となる。また、出力テスト端子O1とO4の端から端までの距離(X方向の距離)XW1は、
XW1=150μm×4+30μm×3=690μm
となる。
【0058】
一方、図4に示す従来のフィルムキャリアテープ102の場合において、出力テスト端子108の最小幅、出力リード部106の最小線幅および最小スペース幅はフィルムキャリアテープ2の場合と同じである。したがって、出力テスト端子O1とO8の端から端までの距離(Y方向の距離)YW2は、
YW2=150μm×2+30μm×13=690μm
となる。また、出力テスト端子O1とO4の端から端までの距離(X方向の距離)XW2は、
XW2=150μm×4+30μm×3=690μm
となる。
【0059】
そこで、ブロックA、BにおけるY方向の距離YW1とYW2とを1出力当たりに換算した値をそれぞれyw1、yw2とすると、yw1(フィルムキャリアテープ2の場合)は、
yw1=450μm÷6(端子)=75μm
となる。これに対し、yw2(フィルムキャリアテープ102の場合)は、
yw2=690μm÷8(端子)=86.25μm
となる。
【0060】
上記のように、フィルムキャリアテープ基材3の幅方向において、フィルムキャリアテープ2の1出力当たりに必要な寸法(yw1)は75μmである。一方、従来のフィルムキャリアテープ102において、フィルムキャリアテープ基材103の1出力当たりに必要な寸法(yw2)は、86.25μmとなる。このように、yw1はyw2よりも寸法が小さくなっている。したがって、フィルムキャリアテープ2の構成では、フィルムキャリアテープ102の構成と比較して、出力テスト端子8を形成するためにフィルムキャリアテープ基材3に必要な幅が狭くなる。
【0061】
次に、上記の比較結果に基づき、例えば、先述した384本の液晶パネル駆動用の出力端子を有する液晶ドライバLSIチップ1を搭載するフィルムキャリアテープ2、102(フィルムキャリアテープ基材3、103)の幅について検討する。
【0062】
従来のフィルムキャリアテープ102では、1出力当たり86.25μm(yw2)必要であるから、384出力については、
384×86.25μm=33.12mm
となる。したがって、フィルムキャリアテープ基材103の幅は、33.12mm以上必要である。
【0063】
これに対し、本実施の形態のフィルムキャリアテープ2では、1出力当たり75μm(yw1)必要であるから、384出力については、
384×75μm=28.8mm
となる。したがって、フィルムキャリアテープ基材3の幅は、28.8mm以上でよいこと、即ち28.8mmあればよいことになる。
【0064】
これにより、従来のフィルムキャリアテープ102を使用して、そのテープ幅をフィルムキャリアテープ2と同じテープ幅に抑えようとすれば、テープの長手方向(X方向)への出力テスト端子108の複数段配置を5段以上の構成としなければならない。この場合には、フィルムキャリアテープ基材103のX方向の長さが増加することになり、先に説明したスプロケットホール109、110との兼ね合いで、さらにテープ長が増す虞がある。
【0065】
先述のように、液晶ドライバLSIチップ1の出力端子数は、液晶パネルの大画面化や高品位化による画素数の増大、および液晶パネルとドライバ装置とを含む液晶表示モジュールの小型化、並びに低コスト化の要求から、1個の液晶ドライバLSIチップ1の液晶パネル駆動用出力端子数が膨大化する傾向にある。このような状況に対応し、本フィルムキャリアテープ2は、上記のように、フィルムキャリアテープ基材3の幅および長さの増大を抑制可能である。この結果、TCP形態の液晶ドライバを低コストにて提供することができる。
【0066】
なお、本実施の形態においては、出力テスト端子8の配置形態について示したが、入力テスト端子7が多端子である場合には、これにも同様に適用可能である。
【0067】
また、本発明の構成は、液晶ドライバLSIチップ1を搭載するフィルムキャリアテープ2に限らず、多端子数を有する表示素子駆動装置や他の半導体装置を搭載する絶縁性基板、例えば絶縁性フィルム基板上のテスト端子についても同様に適用可能である。
【0068】
以上のように、本フィルムキャリアテープ2では、上記のブロックA内の一部の出力テスト端子8が、出力リード部6の並び方向に2個並ぶように配置されるとともに、これら出力テスト端子8間に出力リード部6が設けられないように、出力リード部6と出力テスト端子8とが配置されている。なお、本実施の形態では、出力リード部6の並び方向に2個並ぶ出力テスト端子8対が2対(出力テスト端子O1とO6の対、および出力テスト端子O2とO5の対)となっている。これにより、前述のように、フィルムキャリアテープ基材3において必要な出力リード部6および出力テスト端子8の形成領域、とくにフィルムキャリアテープ基材3の幅方向(Y方向)における形成領域を小さくしている。したがって、フィルムキャリアテープ基材3の有効使用が可能となり、液晶ドライバLSIチップ1が多出力端子であっても、フィルムキャリアテープ基材3の使用量を抑制しつつ、液晶ドライバLSIチップ1を搭載することができる。この結果、液晶ドライバLSIチップ1を搭載した基板、即ちTCP4のコストダウンを図り得る。
【0069】
本発明の半導体集積回路装置搭載用基板は、搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部、例えば出力テスト端子8がフィルムキャリアテープ基材3上に形成され、これら出力テスト端子8の各先端部に出力テスト端子8が形成されている半導体集積回路装置搭載用基板において、前記出力リード部6のうちの複数の出力リード部6に対応する複数個の出力テスト端子8を1個のブロックとしたときに、このブロック内において出力リード部6の並びにおける両外方側の各1本の出力リード部6に対応する出力テスト端子8同士を一対とし、これら一対の出力テスト端子8同士が互いに対向するように、出力リード部6から出力リード部6の並びにおける内方側へ延びるように形成され、かつ前記一対をなす出力テスト端子8が半導体集積回路装置の搭載位置から相対的に遠い位置に形成されている構成である。
【0070】
【発明の効果】
以上のように、本発明の半導体集積回路装置搭載用基板は、搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部、例えば出力リード部が絶縁性基板、例えばフィルムキャリアテープ基材上に形成され、これらリード部の各先端部に試験用端子、例えば出力テスト端子が形成されている半導体集積回路装置搭載用基板において、前記リード部のうちの複数のリード部に対応する複数個の前記試験用端子を1個のブロックとしたときに、このブロック内において前記リード部の並びにおける両外方側の各1本のリード部に対応する試験用端子同士を一対とし、これら外方側の一対の試験用端子同士が互いに対向するように、前記リード部からリード部の並びにおける内方側へ延びるように形成され、かつ前記一対をなす試験用端子が半導体集積回路装置の搭載位置から相対的に遠い位置に形成されている構成である。
【0071】
上記の構成によれば、上記のようにして両外方側のリード部に対応する試験用端子を配置することにより、試験用端子を適当な幅に設定すれば、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくすることができる。これにより、絶縁性基板を有効に使用できる。この結果、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコストを低減することができる。
【0072】
上記の半導体集積回路装置搭載用基板は、前記試験用端子が、前記ブロック内の前記リード部の並びにおける両外方側における最外方側の各1本のリード部に対応する試験用端子同士から、順次内側に位置する各1本のリード部同士をそれぞれ一対とする、一対の試験用端子を複数対含んでおり、これら試験用端子対は、前記リード部の並びにおける相対的に外方側のリード部に対応する試験用端子対が、半導体集積回路装置の搭載位置から相対的に遠い位置に形成されている構成としてもよい。
【0073】
上記の構成によれば、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための試験端子対の構成を複数対について設定している。したがって、上記機能をさらに確実に得ることができる。これにより、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコスト低減をさらに確実なものとすることができる。
【0074】
上記の半導体集積回路装置搭載用基板は、前記一対の試験用端子のうちの最も半導体集積回路装置に近い試験用端子における前記リード部の並び方向の寸法が、試験用端子として使用可能な最小寸法に設定されている構成としてもよい。
【0075】
上記の構成によれば、最も半導体集積回路装置に近い試験用端子対の上記寸法を試験用端子として使用可能な最小寸法に設定しているので、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための機能をさらに確実に得ることができる。これにより、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコスト低減をさらに確実なものとすることができる。
【0076】
上記の半導体集積回路装置搭載用基板は、前記ブロック内の前記リード部の並びにおける内方側のリード部に対応する試験用端子が、前記ブロック内の他の試験用端子とリード部の並び方向に並ぶことなく、半導体集積回路装置の搭載位置から離れる方向に順次並ぶように形成されている構成としてもよい。
【0077】
上記の構成によれば、リード部の並びにおける外方側のリード部に対応する試験用端子の配置形態によって得られる、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための機能を、リード部の並びにおける内方側のリード部に対応する試験用端子の配置形態によって害されることを回避できる。
【0078】
上記の半導体集積回路装置搭載用基板は、前記一対の試験用端子同士とそれらに対応するリード部同士が、少なくとも前記ブロック内の領域において、前記ブロックにおける前記リード部の並び方向の中心を通り、前記リード部の並び方向に直交する方向に延びる中心線を中心とする略折り返しパターンとなっている構成としてもよい。
【0079】
上記の構成によれば、前記1対をなす試験用端子の配置形態によって得られる、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくするための機能をさらに確実なものとすることができる。
【0080】
本発明の半導体集積回路装置搭載用基板は、搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部が絶縁性基板上に形成され、これらリード部の各先端部に試験用端子が形成されている半導体集積回路装置搭載用基板において、前記リード部のうちの複数のリード部に対応する複数個の前記試験用端子を1個のブロックとしたときに、このブロック内の一部の前記試験用端子が、前記リード部の並び方向に2個並ぶように配置されるとともに、これら試験用端子間にリード部が位置しないように、前記リード部と前記試験用端子とが配置されている構成である。
【0081】
上記の構成によれば、リード部の並び方向に2個並ぶ試験用端子を適当な幅に設定すれば、試験用端子およびリード部を形成するために絶縁性基板に必要なリード部の並び方向の寸法を小さくすることができる。これにより、絶縁性基板を有効に使用できる。この結果、半導体集積回路装置搭載製品、例えばテープキャリアパッケージの1個当たりのコストを低減することができる。
【0082】
上記の半導体集積回路装置搭載用基板は、前記絶縁性基板が絶縁性フィルム基板である構成としてもよい。本発明の構成は、絶縁性フィルム基板を使用する例えばテープキャリアパッケージに対して適用した場合に、フィルムキャリアテープ基材の使用量を低減し、テープキャリアパッケージのコストダウンを図る上で有効である。
【0083】
上記の半導体集積回路装置搭載用基板は、前記半導体集積回路装置が液晶駆動回路装置チップである構成としてもよい。本発明の構成は、液晶駆動回路装置チップを搭載する半導体集積回路装置搭載用基板、例えばテープキャリアパッケージに対して適用した場合に、テープキャリアパッケージ、さらには液晶パネルのコストダウンを図る上で有効である。
【図面の簡単な説明】
【図1】本発明の実施の一形態における、液晶ドライバLSIチップを搭載するフィルムキャリアテープの構成を示す概略の平面図である。
【図2】図1に示した1個の液晶ドライバLSIチップとこれに対応する入出力端子類の配置状態を示す概略の平面図である。
【図3】図2に示した1個のブロックを構成する出力リード部と出力テスト端子の配置状態を示す説明図である。
【図4】図2の構成に対する比較例であって、図6に示した1個のブロックを構成する出力リード部と出力テスト端子の配置状態を示す説明図である。
【図5】液晶ドライバLSIチップを搭載する従来のフィルムキャリアテープの構成を示す概略の平面図である。
【図6】図5に示したフィルムキャリアテープにおいて、出力テスト端子を複数段配列した場合の構成を示す説明図である。
【符号の説明】
1 液晶ドライバLSIチップ(半導体集積回路装置)
2 フィルムキャリアテープ(半導体集積回路装置搭載用基板)
3 フィルムキャリアテープ基材(絶縁性基板)
4 テープキャリアパッケージ
5 入力リード部(リード部)
6 出力リード部(リード部)
7 入力テスト端子(試験用端子)
8 出力テスト端子(試験用端子)
Claims (8)
- 搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部が絶縁性基板上に形成され、これらリード部の各先端部に試験用端子が形成されている半導体集積回路装置搭載用基板において、
前記リード部のうちの複数のリード部に対応する複数個の前記試験用端子を1個のブロックとしたときに、このブロック内において前記リード部の並びにおける両外方側の各1本のリード部に対応する試験用端子同士を一対とし、これら外方側の一対の試験用端子同士が互いに対向するように、前記リード部からリード部の並びにおける内方側へ延びるように形成され、かつ前記一対をなす試験用端子が半導体集積回路装置の搭載位置から相対的に遠い位置に形成されていることを特徴とする半導体集積回路装置搭載用基板。 - 前記試験用端子は、前記ブロック内の前記リード部の並びにおける両外方側における最外方側の各1本のリード部に対応する試験用端子同士から、順次内側に位置する各1本のリード部同士をそれぞれ一対とする、一対の試験用端子を複数対含んでおり、これら試験用端子対は、前記リード部の並びにおける相対的に外方側のリード部に対応する試験用端子対が、半導体集積回路装置の搭載位置から相対的に遠い位置に形成されていることを特徴とする請求項1に記載の半導体集積回路装置搭載用基板。
- 前記一対の試験用端子のうちの最も半導体集積回路装置に近い試験用端子における前記リード部の並び方向の寸法は、試験用端子として使用可能な最小寸法に設定されていることを特徴とする請求項1または2に記載の半導体集積回路装置搭載用基板。
- 前記ブロック内の前記リード部の並びにおける内方側のリード部に対応する試験用端子は、前記ブロック内の他の試験用端子とリード部の並び方向に並ぶことなく、半導体集積回路装置の搭載位置から離れる方向に順次並ぶように形成されていることを特徴とする請求項1から3の何れか1項に記載の半導体集積回路装置搭載用基板。
- 前記1対の試験用端子同士とそれらに対応するリード部同士は、少なくとも前記ブロック内の領域において、前記ブロックにおける前記リード部の並び方向の中心を通り、前記リード部の並び方向に直交する方向に延びる中心線を中心とする略折り返しパターンとなっていることを特徴とする請求項1から4の何れか1項に記載の半導体集積回路装置搭載用基板。
- 搭載される半導体集積回路装置の入力端子と出力端子との少なくとも一方が接続される複数のリード部が絶縁性基板上に形成され、これらリード部の各先端部に試験用端子が形成されている半導体集積回路装置搭載用基板において、
前記リード部のうちの複数のリード部に対応する複数個の前記試験用端子を1個のブロックとしたときに、このブロック内の一部の前記試験用端子が、前記リード部の並び方向に2個並ぶように配置されるとともに、これら試験用端子間にリード部が位置しないように、前記リード部と前記試験用端子とが配置されていることを特徴とする半導体集積回路装置搭載用基板。 - 前記絶縁性基板は、絶縁性フィルム基板であることを特徴とする請求項1から6の何れか1項に記載の半導体集積回路装置搭載用基板。
- 前記半導体集積回路装置は、液晶駆動回路装置チップであることを特徴とする請求項1から7の何れか1項に記載の半導体集積回路装置搭載用基板。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000329596A JP3645172B2 (ja) | 2000-10-27 | 2000-10-27 | 半導体集積回路装置搭載用基板 |
US09/983,502 US6483042B2 (en) | 2000-10-27 | 2001-10-24 | Substrate for mounting semiconductor integrated circuit device |
KR10-2001-0066225A KR100451070B1 (ko) | 2000-10-27 | 2001-10-26 | 반도체 집적 회로 장치 탑재용 기판 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000329596A JP3645172B2 (ja) | 2000-10-27 | 2000-10-27 | 半導体集積回路装置搭載用基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002134644A JP2002134644A (ja) | 2002-05-10 |
JP3645172B2 true JP3645172B2 (ja) | 2005-05-11 |
Family
ID=18806247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000329596A Expired - Lifetime JP3645172B2 (ja) | 2000-10-27 | 2000-10-27 | 半導体集積回路装置搭載用基板 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6483042B2 (ja) |
JP (1) | JP3645172B2 (ja) |
KR (1) | KR100451070B1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100435188C (zh) * | 2004-03-30 | 2008-11-19 | 三洋电机株式会社 | 显示装置 |
US7808115B2 (en) * | 2004-05-03 | 2010-10-05 | Broadcom Corporation | Test circuit under pad |
JP3994989B2 (ja) * | 2004-06-14 | 2007-10-24 | セイコーエプソン株式会社 | 半導体装置、回路基板、電気光学装置および電子機器 |
JP4492544B2 (ja) * | 2006-01-17 | 2010-06-30 | ブラザー工業株式会社 | 回路基板の製造方法 |
JP5130867B2 (ja) * | 2006-12-14 | 2013-01-30 | 日立電線株式会社 | 半導体装置用テープキャリアおよびその製造方法 |
KR101445117B1 (ko) | 2008-06-25 | 2014-10-01 | 삼성전자주식회사 | 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판 |
JP4770884B2 (ja) * | 2008-06-26 | 2011-09-14 | 住友金属鉱山株式会社 | Cof基板及びその製造方法 |
KR102409704B1 (ko) * | 2015-09-24 | 2022-06-16 | 엘지디스플레이 주식회사 | 연성 필름, 표시 패널 및 이를 포함하는 표시 장치 |
KR101896224B1 (ko) * | 2016-08-18 | 2018-09-11 | 스템코 주식회사 | 연성 회로 기판 |
KR102096765B1 (ko) * | 2018-02-14 | 2020-05-27 | 스템코 주식회사 | 연성 회로 기판 및 이를 포함하는 전자 장치 |
CN109168250B (zh) * | 2018-10-24 | 2020-04-17 | 合肥鑫晟光电科技有限公司 | 一种电路板及其制作方法、使用方法、显示装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05308136A (ja) * | 1992-04-01 | 1993-11-19 | Nec Corp | マスタスライス集積回路 |
EP0595021A1 (en) * | 1992-10-28 | 1994-05-04 | International Business Machines Corporation | Improved lead frame package for electronic devices |
JPH09307058A (ja) * | 1996-05-14 | 1997-11-28 | Hitachi Ltd | 半導体装置及びそれを用いた電子装置 |
JP3763964B2 (ja) * | 1998-03-19 | 2006-04-05 | 富士通株式会社 | 電子回路モジュール、電子回路モジュールの接続構造及び接続部材 |
US6313413B1 (en) * | 1999-10-08 | 2001-11-06 | Advanced Semiconductor Engineering, Inc. | Wire structure of substrate for layout detection |
TW438198U (en) * | 1999-10-14 | 2001-05-28 | Via Tech Inc | Wiring structure of a printed circuit board |
-
2000
- 2000-10-27 JP JP2000329596A patent/JP3645172B2/ja not_active Expired - Lifetime
-
2001
- 2001-10-24 US US09/983,502 patent/US6483042B2/en not_active Expired - Lifetime
- 2001-10-26 KR KR10-2001-0066225A patent/KR100451070B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JP2002134644A (ja) | 2002-05-10 |
US20020050406A1 (en) | 2002-05-02 |
KR100451070B1 (ko) | 2004-10-02 |
KR20020033071A (ko) | 2002-05-04 |
US6483042B2 (en) | 2002-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100321883B1 (ko) | 반도체소자의실장구조및실장방법과,액정표시장치 | |
KR100256510B1 (ko) | 테이프 캐리어 패키지 및 이를 사용한 표시장치 | |
JP2003133677A (ja) | フレキシブル回路基板の圧着構造 | |
JPH04212495A (ja) | 基板の回路実装方法及びその方法に使用する回路基板 | |
US20050040504A1 (en) | Low-cost flexible film package module and method of manufacturing the same | |
JP3645172B2 (ja) | 半導体集積回路装置搭載用基板 | |
KR910008628B1 (ko) | Ic 유니트 및 그 접합방법 | |
US6300998B1 (en) | Probe for inspecting liquid crystal display panel, and apparatus and method for inspecting liquid crystal display panel | |
JP2002090424A (ja) | マトリクスアレイ基板 | |
US8310068B2 (en) | TCP-type semiconductor device | |
JP3202525B2 (ja) | 電気回路基板及びそれを備えた表示装置 | |
KR101477818B1 (ko) | 배선 회로 기판 및 그 제조 방법 | |
KR101061278B1 (ko) | Cof 기판 | |
JP3670979B2 (ja) | テープキャリアパッケージ及びその製造方法 | |
JP2011054797A (ja) | Tcp型半導体装置 | |
JP2001109391A (ja) | 接続用基板及びこの接続用基板を用いた平面表示装置の実装方法 | |
KR100256911B1 (ko) | 테이프 캐리어 패키지 및 이 테이프 캐리어 패키지를 포함하는 액정표시장치 | |
JPH09189919A (ja) | 液晶表示装置 | |
EP2128685A1 (en) | Liquid crystal display apparatus and method for manufacturing liquid crystal display apparatus | |
KR20000057124A (ko) | 액정패널 드라이버 집적회로 패키지 및 액정패널 모듈 | |
JPH0643471A (ja) | 液晶表示装置 | |
JP3269128B2 (ja) | 液晶表示装置、電子印字装置及び半導体素子の実装方法 | |
JPH0643473A (ja) | 液晶表示装置 | |
JP3298345B2 (ja) | 半導体装置 | |
JP2714103B2 (ja) | 回路配線基板装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041227 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050202 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3645172 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |