JPH09307058A - 半導体装置及びそれを用いた電子装置 - Google Patents

半導体装置及びそれを用いた電子装置

Info

Publication number
JPH09307058A
JPH09307058A JP8118899A JP11889996A JPH09307058A JP H09307058 A JPH09307058 A JP H09307058A JP 8118899 A JP8118899 A JP 8118899A JP 11889996 A JP11889996 A JP 11889996A JP H09307058 A JPH09307058 A JP H09307058A
Authority
JP
Japan
Prior art keywords
sealing body
semiconductor device
semiconductor chip
semiconductor
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8118899A
Other languages
English (en)
Inventor
Shigeru Tanaka
茂 田中
Yasuhiro Nakamura
靖宏 中村
Hitoshi Miwa
仁 三輪
Kazuyuki Miyazawa
一幸 宮沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP8118899A priority Critical patent/JPH09307058A/ja
Priority to TW086105233A priority patent/TW321791B/zh
Priority to SG1997001363A priority patent/SG54501A1/en
Priority to KR1019970018462A priority patent/KR100435978B1/ko
Priority to US08/856,145 priority patent/US6121681A/en
Publication of JPH09307058A publication Critical patent/JPH09307058A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K5/00—Casings, cabinets or drawers for electric apparatus
    • H05K5/02—Details
    • H05K5/0256—Details of interchangeable modules or receptacles therefor, e.g. cartridge mechanisms
    • H05K5/026—Details of interchangeable modules or receptacles therefor, e.g. cartridge mechanisms having standardized interfaces
    • H05K5/0265—Details of interchangeable modules or receptacles therefor, e.g. cartridge mechanisms having standardized interfaces of PCMCIA type
    • H05K5/0269—Card housings therefor, e.g. covers, frames, PCB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09772—Conductors directly under a component but not electrically connected to the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 実装基板１０の実装面上に複数個実装される
半導体装置１０において、実装基板１１上での実装密度
が低下する。 【解決手段】 実装基板１０の実装面上に複数個実装さ
れる半導体装置１０において、平面が矩形状の封止体７
で半導体チップ１を封止し、前記封止体７の一側面７Ａ
にその側面に沿って前記半導体チップ１の外部端子ＢＰ
と電気的に接続されたアウターリード３Ａを複数本配列
し、前記封止体７の一側面と対向する他側面７Ｂにその
側面に沿って前記半導体チップ１の外部端子と電気的に
接続されないアウターリード３Ｂを複数本配列した構造
で半導体装置１０を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、実装基板の実装面上に複数個実装される半導
体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】電子機器の小型化や薄型化に好適な半導
体装置として、ＴＳＯＰ(Ｔhin Ｓmall Ｏut-line Ｐac
kage）構造の半導体装置がある。このＴＳＯＰ構造の半
導体装置は、例えばＤＲＡＭ(Ｄynamic Ｒandom Ａcces
s Ｍemory)で構成された半導体チップを樹脂からなる封
止体で封止している。
【０００３】前記封止体は平面が矩形状に形成されてい
る。封止体の一側面には、その側面に沿って複数本のア
ウターリードが配列されている。この複数本のアウター
リードの夫々は、ガルウィング形状に成形され、半導体
チップの主面の一辺側に配列された複数個の外部端子
(ボンディングパッド)の夫々と電気的に接続されてい
る。また、封止体の一側面と対向する他側面には、その
側面に沿って複数本のアウターリードが配列されてい
る。この複数本のアウターリードの夫々は、ガルウィン
グ形状に成形され、半導体チップの主面の他辺側に配列
された複数個の外部端子の夫々と電気的に接続されてい
る。つまり、ＴＳＯＰ構造の半導体装置は、封止体の互
いに対向する２つの側面の夫々に半導体チップと電気的
に接続されたアウターリードを複数本配列した２方向リ
ード配列構造で構成されている。
【０００４】このように構成されたＴＳＯＰ構造の半導
体装置は、例えば、パーソナルコンピュータ、オフィス
コンピュータ等の電子機器に増設接続されるメモリカー
ドの実装基板上に複数個規則的に実装される。この実装
は、通常、実装基板の実装面上に配置された電極パッド
(配線のランド領域)上にペースト状の半田をスクリーン
印刷法で形成し、この半田で実装基板の電極パッドと半
導体装置のアウターリードとを固着することによって行
なわれる。
【０００５】なお、ＴＳＯＰ構造の半導体装置について
は、例えば、日経ＢＰ社発行の日経マイクロデバイス
〔１９９０年６月号、第３４頁乃至第４５頁〕に記載さ
れている。
【０００６】
【発明が解決しようとする課題】前記ＴＳＯＰ構造の半
導体装置は、封止体の互いに対向する２つの側面の夫々
に半導体チップの外部端子と電気的に接続されたアウタ
ーリードを複数本配列しているので、以下の問題を生じ
る。
【０００７】（１）ＴＳＯＰ構造の半導体装置を実装基
板の実装面上に、向きを揃えた状態で封止体の一側面と
直行する方向に複数個実装した場合、隣接する半導体装
置間において、半導体チップの外部端子と電気的に接続
されたアウターリード同志が向い合う状態になる。この
ため、メモリカードにおいては、実装時における半導体
装置の位置ずれや半田のはみ出し等を考慮して、一方の
半導体装置のアウターリードと他方の半導体装置のアウ
ターリードとの間に離隔領域を設け、隣接する半導体装
置間での短絡を防止している。しかしながら、離隔領域
は各半導体装置間毎に設けなければならず、この離隔領
域に相当する分、実装基板上での半導体装置の実装密度
が低下する。
【０００８】（２）ＴＳＯＰ構造の半導体装置を実装基
板の実装面上に、向きを揃えた状態で封止体の一側面と
直行する方向に複数個実装した場合、隣接する半導体装
置間において、一方の半導体装置の封止体の一側面に配
列されたアウターリードと他方の半導体装置の封止体の
一側面に配列されたアウターリードとの間に、一方の半
導体装置の封止体の他側面に配列されたアウターリード
が存在する状態になる。つまり、同一機能をもつアウタ
ーリード間に他の機能をもつアウターリードが存在する
状態となる。このため、メモリカードにおいては、実装
基板上に延在する配線を引き回して、各半導体装置の同
一機能のアウターリードを電気的に接続している。しか
しながら、配線の引き回しは配線の占有面積の増加とな
るので、これに相当する分、実装基板上での半導体装置
の実装密度が低下する。
【０００９】本発明の目的は、高密度実装が可能な半導
体装置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１２】実装基板の実装面上に複数個実装される半
導体装置において、平面が矩形状の封止体で半導体チッ
プを封止し、前記封止体の一側面にその側面に沿って前
記半導体チップの外部端子と電気的に接続されたアウタ
ーリードを複数本配列し、前記封止体の一側面と対向す
る他側面にその側面に沿って前記半導体チップの外部端
子と電気的に接続されないアウターリードを複数本配列
した構造で構成する。
【００１３】上述した手段によれば、半導体装置を実装
基板の実装面上に、向きを揃えた状態で封止体の一側面
と直行する方向に複数個実装した場合、この方向に隣接
する半導体装置間において、一方の半導体装置の封止体
の一側面に配列されたアウターリードと他方の半導体装
置の封止体の他側面に配列されたアウターリードとが向
い合う状態になるが、一方の半導体装置のアウターリー
ドはその半導体チップの外部端子と電気的に接続され、
他方の半導体装置のアウターリードはその半導体チップ
の外部端子と電気的に接続されていないので、半導体チ
ップの外部端子と電気的に接続されたアウターリード同
志が向い合うことはない。したがって、一方の半導体装
置のアウターリードと他方の半導体装置のアウターリー
ドとの間の離隔領域を縮小又は廃止し、実装時に半導体
装置の位置ずれや半田のはみ出し等が発生しても、封止
体の一側面と直行する方向に実装された複数個の半導体
装置の夫々においては隣接する半導体装置間での短絡は
発生しない。この結果、一方の半導体装置のアウターリ
ードと他方の半導体装置のアウターリードとの間の離隔
領域を縮小又は廃止することができるので、これに相当
する分、半導体装置の高密度実装が可能となる。
【００１４】また、半導体装置を実装基板の実装面上
に、向きを揃えた状態で封止体の一側面と直行する方向
に複数個実装した場合、隣接する半導体装置間におい
て、一方の半導体装置の封止体の一側面に配列されたア
ウターリードと他方の半導体装置の封止体の一側面に配
列されたアウターリードとの間に、一方の半導体装置の
封止体の他側面に配列されたアウターリードが存在する
が、この一方の半導体装置の封止体の他側面に配列され
たアウターリードはその半導体チップの外部端子と電気
的に接続されていないので、一方の半導体装置のアウタ
ーリードと他方の半導体装置のアウターリードとの間
に、これらと異なる機能をもつアウターリードが存在す
ることはない。したがって、実装基板上に延在する配線
を引き回すことなく、封止体の一側面と直行する方向に
実装された各半導体装置の同一機能のアウターリードを
電気的に接続することができる。この結果、配線の引き
回し領域を縮小又は廃止することができるので、これに
相当する分、半導体装置の高密度実装が可能となる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１６】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００１７】（実施形態１）図１は、本発明の実施形態
１である半導体装置の封止体の上部を除去した状態の平
面図であり、図２は、図１に示すＡ−Ａ線の位置で切っ
た断面図である。
【００１８】図１及び図２に示すように、本実施形態の
半導体装置１０は、ＴＳＯＰ(ＴhinＳmall Ｏut-line
Ｐackage）構造で構成されている。このＴＳＯＰ構造の
半導体装置１０は、４本のタブ吊りリード５の夫々で支
持されたタブ４の一表面上に半導体チップ１を塔載して
いる。半導体チップ１は、図示していないが、接着層を
介在してタブ４の一表面に固着されている。
【００１９】前記半導体チップ１は、例えば平面が矩形
状に形成された単結晶珪素基板からなる半導体基体を主
体に構成されている。半導体基体の主面(素子形成面)に
は、例えば、記憶回路システムとしてＤＲＡＭ(Ｄynami
c Ｒandom Ａccess Ｍemory)が構成されている。また、
半導体基体の主面上には、配線層、絶縁層の夫々を複数
段積み重ねた多層配線層が形成されている。
【００２０】前記半導体チップ１の主面の一辺側(一方
の長辺側)には外部端子（ボンディングパッド）ＢＰが
その一辺に沿って複数個配列されている。この複数個の
外部端子ＢＰの夫々は、多層配線の最上層の配線層に形
成され、記憶回路システムと電気的に接続されている。
【００２１】前記半導体チップ１の一辺の外側には、そ
の一辺に沿って複数本のインナーリード２Ａが配列され
ている。この複数本のインナーリード２Ａの夫々は、半
導体チップ１の主面の一辺側に配列された複数個の外部
端子ＢＰの夫々とボンディングワイヤ６を介して電気的
に接続されている。
【００２２】前記半導体チップ１の一辺と対向する他辺
(他方の長辺)の外側には、その他辺に沿って複数本のイ
ンナーリード２Ｂが配列されている。この複数本のイン
ナーリード２Ａの夫々は、半導体チップ１の外部端子Ｂ
Ｐと電気的に接続されていない。
【００２３】前記半導体チップ１、インナーリード２
Ａ、インナーリード２Ｂ、タブ４、タブ吊りリード５及
びボンディングワイヤ６等は平面が矩形状に形成された
封止体７で封止されている。この封止体７は、これに限
定されないが、例えば、トランスファモールド法で形成
される。トランスファモールド法は、例えば、フェノー
ル系硬化剤、シリコーンゴム及びフィラーが添加された
エポキシ系の樹脂を用いて封止体を成形する技術であ
る。
【００２４】前記封止体７の一側面７Ａには、その側面
に沿って複数本のアウターリード３Ａが配列されてい
る。また、封止体７の一側面７Ａと対向する他側面７Ｂ
には、その側面に沿って複数本のアウターリード３Ｂが
配列されている。このアウターリード３Ａ、３Ｂの夫々
はガルウィング形状に成形されている。
【００２５】前記複数本のアウターリード３Ａの夫々
は、半導体チップ１の一辺の外側に配列された複数本の
インナーリード２Ａの夫々と一体化されている。また、
前記複数個のアウターリード３Ｂの夫々は、半導体チッ
プ１の他辺の外側に配列された複数本のインナーリード
２Ｂの夫々と一体化されている。つまり、本実施形態の
半導体装置１０は、封止体７の一側面７Ａにその側面に
沿って半導体チップ１の外部端子ＢＰと電気的に接続さ
れたアウターリード３Ａを複数本配列し、封止体７の一
側面と対向する他側面７Ｂにその側面に沿って半導体チ
ップ１の外部端子ＢＰと電気的に接続されないアウター
リード３Ｂを複数本配列した２方向リード配列構造で構
成されている。
【００２６】前記アウターリード３Ａ、アウターリード
３Ｂ、タブ吊りリード５の夫々は、半導体装置の製造段
階において、リードフレームの枠体に一体化されてい
る。このアウターリード３Ａ、３Ｂ、タブ吊りリード５
の夫々は、インナーリード２Ａ、２Ｂ、タブ４、タブ吊
りリード５及びボンディングワイヤ６等を封止体７で封
止した後、リードフレームの枠体から切断され、その
後、アウターリード３Ａ、３Ｂの夫々はガルウィング形
状に成形される。なお、リードフレームは、例えばＣｕ
系合金又はＦｅ−Ｎｉ（例えばＮｉ含有率４２又は５０
［％］）合金で形成される。
【００２７】前記アウターリード３Ａ及びアウターリー
ド３Ｂには、アドレス信号、ロウアドレスストローブ信
号、カラムアドレスストローブ信号、アウトプットイネ
ーブル信号、ライトイネーブル信号、データ入出力信号
等が印加される。
【００２８】このように構成された半導体装置１０は、
１つのメモリシステムとして、例えば、パーソナルコン
ピュータ、オフィスコンピュータ等の電子機器に増設接
続されるメモリカード(電子装置)の実装基板上に複数個
規則的に実装される。この実装は、通常、実装基板の実
装面上に配置された電極パッド(配線のランド領域)上に
ペースト状の半田をスクリーン印刷法で形成し、この半
田で実装基板の電極パッドと半導体装置のアウターリー
ドとを固着することによって行なわれる。
【００２９】前記メモリカード(電子装置)は、図３(平
面図)に示すように、複数個の半導体装置１０を実装基
板１１の実装面上に、向きを揃えた状態で行列状に実装
している。この複数個の半導体装置１０のうち、封止体
７の一側面７Ａと直行する方向(図中、Ｙ方向)に実装さ
れた複数個の半導体装置１０の夫々は、図４（図３の要
部拡大平面図）に示すように、隣接する半導体装置１０
間において、一方の半導体装置１０の封止体７の一側面
７Ａに配列されたアウターリード３Ａと他方の半導体装
置１０の封止体７の他側面７Ｂに配列されたアウターリ
ード３Ｂとが向い合う状態になるが、一方の半導体装置
１０のアウターリード３Ａはその半導体チップ１の外部
端子ＢＰと電気的に接続され、他方の半導体装置１０の
アウターリード３Ｂはその半導体チップ１の外部端子Ｂ
Ｐと電気的に接続されていないので、半導体チップ１の
外部端子ＢＰと電気的に接続されたアウターリード３Ａ
同志が向い合うことはない。したがって、一方の半導体
装置１０のアウターリード３Ａと他方の半導体装置１０
のアウターリード３Ｂとの間の離隔領域を縮小又は廃止
し、実装時に半導体装置１０の位置ずれや半田のはみ出
し等が発生しても、封止体７の一側面７Ａと直行する方
向に実装された複数個の半導体装置１０においては、隣
接する半導体装置１０間での短絡は発生しない。
【００３０】また、封止体７の一側面７Ａと直行する方
向(図中、Ｙ方向)に実装された複数個の半導体装置１０
の夫々は、隣接する半導体装置１０間において、一方の
半導体装置１０の封止体７の一側面７Ａに配列されたア
ウターリード３Ａと他方の半導体装置１０の封止体７の
一側面３Ａに配列されたアウターリード３Ａとの間に、
一方の半導体装置１０の封止体７の他側面７Ｂに配列さ
れたアウターリード３Ｂが存在するが、この一方の半導
体装置１０の封止体７の他側面７Ｂに配列されたアウタ
ーリード３Ｂはその半導体チップ１の外部端子ＢＰと電
気的に接続されていないので、一方の半導体装置１０の
アウターリード３Ａと他方の半導体装置１０のアウター
リード３Ａとの間に、これらと異なる機能をもつアウタ
ーリードが存在することはない。したがって、実装基板
１１上に延在する配線１２を引き回すことなく、封止体
７の一側面７Ａと直行する方向に実装された各半導体装
置１０の同一機能のアウターリード３Ａを電気的に接続
することができる。
【００３１】このように、本実施形態によれば、以下の
効果が得られる。
【００３２】（１）実装基板１１の実装面上に複数個実
装される半導体装置１０において、平面が矩形状の封止
体７で半導体チップ１を封止し、前記封止体７の一側面
７Ａにその側面に沿って前記半導体チップ１の外部端子
ＢＰと電気的に接続されたアウターリード３Ａを複数本
配列し、前記封止体７の一側面７Ａと対向する他側面７
Ｂにその側面に沿って前記半導体チップ１の外部端子Ｂ
Ｐと電気的に接続されないアウターリード３Ｂを複数本
配列した構造で構成することにより、この半導体装置１
０を実装基板１１の実装面上に、向きを揃えた状態で封
止体７の一側面７Ａと直行する方向に複数個実装した場
合、この方向に隣接する半導体装置１０間において、一
方の半導体装置１０の封止体７の一側面７Ａに配列され
たアウターリード３Ａと他方の半導体装置１０の封止体
７の他側面７Ｂに配列されたアウターリード３Ｂとが向
い合う状態になるが、一方の半導体装置１０のアウター
リード３Ａはその半導体チップ１の外部端子ＢＰと電気
的に接続され、他方の半導体装置１０のアウターリード
３Ｂはその半導体チップ１の外部端子ＢＰと電気的に接
続されていないので、半導体チップ１の外部端子ＢＰと
電気的に接続されたアウターリード３Ａ同志が向い合う
ことはない。したがって、一方の半導体装置１０のアウ
ターリード３Ａと他方の半導体装置１０のアウターリー
ド３Ｂとの間の離隔領域を縮小又は廃止し、実装時に半
導体装置１０の位置ずれや半田のはみ出し等が発生して
も、封止体７の一側面７Ａと直行する方向に実装された
複数個の半導体装置１０においては、隣接する半導体装
置１０間での短絡は発生しない。この結果、一方の半導
体装置１０のアウターリード３Ａと他方の半導体装置１
０のアウターリード３Ｂとの間の離隔領域を縮小又は廃
止することができるので、これに相当する分、実装基板
１１上での半導体装置１０の高密度実装が可能となる。
【００３３】また、半導体装置１０を実装基板１１の実
装面上に、向きを揃えた状態で封止体７の一側面７Ａと
直行する方向に複数個実装した場合、この方向に隣接す
る半導体装置１０間において、一方の半導体装置１０の
封止体７の一側面７Ａに配列されたアウターリード３Ａ
と他方の半導体装置１０の封止体７の一側面７Ａに配列
されたアウターリード３Ａとの間に、一方の半導体装置
１０の封止体７の他側面７Ｂに配列されたアウターリー
ド３Ｂが存在するが、この一方の半導体装置１０の封止
体７の他側面７Ｂに配列されたアウターリード３Ｂはそ
の半導体チップ１の外部端子ＢＰと電気的に接続されて
いないので、一方の半導体装置１０のアウターリード３
Ａと他方の半導体装置１０のアウターリード３Ａとの間
に、これらと異なる機能をもつアウターリードが存在す
ることはない。したがって、実装基板１１上をＹ方向に
延在する配線１２を引き回すことなく、封止体７の一側
面７Ａと直行する方向に実装された各半導体装置１０の
同一機能のアウターリード３Ａを電気的に接続すること
ができる。この結果、配線１２の引き回し領域を縮小又
は廃止することができるので、これに相当する分、実装
基板１１上での半導体装置１０の高密度実装が可能とな
る。
【００３４】また、封止体７の一側面７Ａに配列された
アウターリード３Ａと、封止体７の他側面７Ｂに配列さ
れたアウターリード３Ｂとで、実装基板１１上に半導体
装置１０を安定した状態で固定することができるので、
半導体装置１０の耐衝撃性を高めることができる。
【００３５】（２）メモリカード(電子装置)において、
平面が矩形状の封止体７で半導体チップ１を封止し、前
記封止体７の一側面７Ａにその側面に沿って前記半導体
チップ１の外部端子ＢＰと電気的に接続されたアウター
リード３Ａを複数本配列し、前記封止体７の一側面７Ａ
と対向する他側面７Ｂにその側面に沿って前記半導体チ
ップ１の外部端子ＢＰと電気的に接続されないアウター
リード３Ｂを複数本配列した構造の半導体装置１０を実
装基板１１の実装面上に、向きを揃えた状態で封止体７
の一側面７Ａと直行する方向に複数個実装することによ
り、隣接する半導体装置１０間において、一方の半導体
装置１０のアウターリード３Ａと他方の半導体装置１０
のアウターリード３Ｂとの間の離隔領域を縮小又は廃止
することができるので、これに相当する分、メモリカー
ドの平面サイズを縮小することができる。また、実装基
板１１上に延在する配線１２を引き回すことなく、封止
体７の一側面７Ａと直行する方向に実装された各半導体
装置１０の同一機能のアウターリード３Ａを電気的に接
続することができるので、配線１２の引き回し領域を縮
小又は廃止することができ、これに相当する分、メモリ
カードの平面サイズを縮小することができる。
【００３６】（実施形態２)図５は、本発明の実施形態
２である半導体装置の封止体の上部を除去した状態の平
面図である。
【００３７】図５に示すように、本実施形態の半導体装
置１０はＴＳＯＰ構造で構成されている。このＴＳＯＰ
構造の半導体装置１０は、４本のタブ吊りリード５の夫
々で支持されたタブ４の一表面上に半導体チップ１を塔
載している。
【００３８】前記半導体チップ１の一辺の外側には、そ
の一辺に沿って複数本のインナーリード２Ａが配列され
ている。この複数本のインナーリード２Ａの夫々は、半
導体チップ１の主面の一辺側に配列された複数個の外部
端子ＢＰの夫々とボンディングワイヤ６を介して電気的
に接続されている。
【００３９】前記半導体チップ１の一辺と対向する他辺
(他方の長辺)の外側には、その他辺に沿って複数本のイ
ンナーリード２Ｂが配列されている。この複数本のイン
ナーリード２Ａの夫々は、半導体チップ１の外部端子Ｂ
Ｐと電気的に接続されていない。
【００４０】前記半導体チップ１の一辺と直行する２つ
の辺のうち、一方の辺の外側には、その辺に沿って複数
本のインナーリード２Ｃが配列されている。この複数本
のインナーリード２Ｃの夫々は、半導体チップ１の主面
の一辺と直行する２つの辺のうち、一方の辺に配列され
た複数個の外部端子ＢＰの夫々とボンディングワイヤ６
を介して電気的に接続されている。
【００４１】前記半導体チップ１、インナーリード２
Ａ、インナーリード２Ｂ、インナーリード２Ｃ、タブ
４、タブ吊りリード５及びボンディングワイヤ６等は、
平面が矩形状に形成された封止体７で封止されている。
【００４２】前記封止体７の一側面７Ａには、その側面
に沿って複数本のアウターリード３Ａが配列されてい
る。また、封止体７の一側面７Ａと対向する他側面７Ｂ
には、その側面に沿って複数本のアウターリード３Ｂが
配列されている。また、封止体７の一側面と直行する２
つの側面のうち、一方の側面７Ｃには、その側面に沿っ
て複数本のアウターリード３Ｃが配列されている。この
アウターリード３Ａ、３Ｂ、３Ｃの夫々はガルウィング
形状に成形されている。
【００４３】前記複数本のアウターリード３Ａの夫々
は、半導体チップ１の一辺の外側に配列された複数本の
インナーリード２Ａの夫々と一体化されている。また、
複数本のアウターリード３Ｂの夫々は、半導体チップ１
の他辺の外側に配列された複数本のインナーリード２Ｂ
の夫々と一体化されている。また、複数本のアウターリ
ード３Ｃの夫々は、半導体チップ１の一辺と直行する２
つの辺のうち、一方の辺の外側に配列された複数本のイ
ンナーリード３Ｃの夫々と一体化されている。つまり、
本実施形態の半導体装置１０は、封止体７の一側面７Ａ
にその一側面に沿って半導体チップ１の外部端子ＢＰと
電気的に接続されたアウターリード３Ａを複数本配列
し、封止体７の一側面７Ａと対向する他側面７Ｂにその
側面に沿って半導体チップ１の外部端子ＢＰと電気的に
接続されないアウターリード３Ｂを複数本配列し、封止
体７の一側面７Ａと直行する２つの側面のうち、一方の
側面７Ｃにその側面に沿って半導体チップ１の外部端子
ＢＰと電気的に接続されたアウターリード３Ｃを複数本
配列した３方向リード配列構造で構成されている。
【００４４】このように構成された半導体装置１０は、
１つのメモリシステムとして、例えば、パーソナルコン
ピュータ、オフィスコンピュータ等の電子機器に増設接
続されるメモリカード(電子装置)の実装基板上に複数個
規則的に実装される。
【００４５】前記メモリカード（電子装置）は、図６
(平面図)に示すように、複数個の半導体装置１０を実装
基板１１の実装面上に、向きを揃えた状態で行列状に実
装している。この複数個の半導体装置１０のうち、封止
体７の一側面７Ａと同一の方向(図中、Ｘ方向)に実装さ
れた複数個の半導体装置１０の夫々は、図７（図６の要
部拡大平面図）に示すように、隣接する半導体装置１０
間において、一方の半導体装置１０の封止体７の側面７
Ｃに配列されたアウターリード３Ｃと、他方の半導体装
置１０の封止体７の側面７Ｃに配列されたアウターリー
ド３Ｃとが向い合うことはない。したがって、一方の半
導体装置１０と他方の半導体装置１０との間を詰めた状
態で実装し、実装時に半導体装置１０の位置ずれや半田
のはみ出し等が発生しても、封止体７の一側面７Ａと同
一の方向に実装された複数個の半導体装置１０の夫々に
おいては、隣接する半導体装置１０間での短絡は発生し
ない。この結果、封止体７の一側面７Ａと同一の方向に
複数個の半導体装置１０の夫々を詰めた状態で実装でき
るので、これに相当する分、半導体装置１０の高密度実
装が可能となる。
【００４６】また、封止体７の一側面７Ａと同一の方向
(図中、Ｘ方向)に実装された複数個の半導体装置１０の
夫々は、隣接する半導体装置１０間において、一方の半
導体装置１０の封止体７の側面７Ｃに配列されたアウタ
ーリード３Ｃと他方の半導体装置１０の封止体７の側面
７Ｃに配列されたアウターリード３Ｃとの間に、これら
と異なる機能の他のアウターリードが存在することはな
い。したがって、実装基板の内部でＸ方向に延在する配
線(図示せず)を引き回すことなく、封止体７の一側面７
Ａと同一の方向に実装された各半導体装置１０の同一機
能のアウターリード３Ｃを電気的に接続することができ
る。この結果、Ｘ方向に延在する配線の引き回し領域を
縮小又は廃止することができるので、これに相当する
分、半導体装置１０の高密度実装が可能となる。
【００４７】（実施形態３)図８は、本発明の実施形態
３である半導体装置の封止体の上を除去した状態の平面
図である。
【００４８】図８に示すように、本実施形態の半導体装
置１０は、平面が矩形状の封止体７で半導体チップ１を
封止し、前記封止体７の一側面７Ａの一部の領域にその
側面に沿って前記半導体チップ１の外部端子ＢＰと電気
的に接続されたアウターリード３Ａを複数本配列し、前
記封止体７の一側面７Ａの他部の領域にその側面に沿っ
て前記半導体チップ１の外部端子ＢＰと電気的に接続さ
れないアウターリード３Ｂを複数本配列し、前記封止体
７の一側面７Ａの一部の領域と対向する他側面７Ｂの一
部の領域にその側面に沿って前記半導体チップ１の外部
端子ＢＰと電気的に接続されないアウターリード３Ｂを
複数本配列し、前記封止体７の一側面７Ａの他部の領域
と対向する他側面７Ｂの他部の領域にその側面に沿って
前記半導体チップ１の外部端子ＢＰと電気的に接続され
たアウターリード３Ａを複数本配列した２方向リード配
列構造で構成されている。
【００４９】このように構成された半導体装置１０を、
実装基板の実装面上に向きを揃えた状態で行列状に複数
個実装した場合、封止体７の一側面７Ａと直行する方向
に実装された複数個の半導体装置１０の夫々は、隣接す
る半導体装置１０間において、前述の実施形態１と同様
に、半導体チップ１の外部端子ＢＰと電気的に接続され
たアウターリード３Ａ同志が向い合うことはない。ま
た、封止体７の一側面７Ａと直行する方向に実装された
複数個の半導体装置１０の夫々は、隣接する半導体装置
１０間において、一方の半導体装置１０のアウターリー
ド３Ａと他方の半導体装置のアウターリード３Ａとの間
に、これらと異なる機能をもつアウターリードが存在す
ることはない。したがって、前述の実施形態１と同様
に、半導体装置１０の高密度実装が可能となる。
【００５０】（実施形態４)図９は、本発明の実施形態
４である半導体装置の封止体の上部を除去した状態の平
面図である。
【００５１】図９に示すように、本実施形態の半導体装
置は、平面が矩形状の封止体７で半導体チップ１を封止
し、前記封止体７の一側面７Ａの一部の領域にその側面
に沿って前記半導体チップ１の外部端子ＢＰと電気的に
接続されたアウターリード３Ａを複数本配列し、前記封
止体７の一側面７Ａの他部の領域にその側面に沿って前
記半導体チップ１の外部端子ＢＰと電気的に接続されな
いアウターリード３Ｂを複数本配列し、前記封止体７の
一側面７Ａの一部の領域と対向する他側面７Ｂの一部の
領域にその側面に沿って前記半導体チップ１の外部端子
ＢＰと電気的に接続されないアウターリード３Ｂを複数
本配列し、前記封止体７の一側面７Ａの他部の領域と対
向する他側面７Ｂの他部の領域にその側面に沿って前記
半導体チップ１の外部端子ＢＰと電気的に接続されたア
ウターリード３Ａを複数本配列し、前記封止体７の一側
面７Ａと直行する２つの側面のうち、一方の側面７Ｃに
その側面に沿って前記半導体チップ１の外部端子ＢＰと
電気的に接続されたアウターリード３Ｃを複数本配列し
た３方向リード配列構造で構成されている。
【００５２】このように構成された半導体装置１０を、
実装基板の実装面上に向きを揃えた状態で行列状に複数
個実装した場合、封止体７の一側面７Ａと同一の方向に
実装された複数個の半導体装置１０の夫々は、隣接する
半導体装置１０間において、前述の実施形態２と同様
に、半導体チップ１の外部端子ＢＰと電気的に接続され
たアウターリード３Ｃ同志が向い合うことはない。した
がって、前述の実施形態２と同様に、半導体装置１０の
高密度実装が可能となる。
【００５３】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００５４】例えば、本発明は、セラミックスからなる
封止体で半導体チップを封止する半導体装置に適用でき
る。
【００５５】また、本発明は、ＬＯＣ(Ｌead Ｏn Ｃhi
p)構造又はＣＯＬ(Ｃhip Ｏn Ｌead)構造の半導体装置
に適用できる。
【００５６】また、本発明は、ＳＲＡＭ(Ｓtatic Ｒand
om Ａccess Ｍemory）、ＥＰＲＯＭ(Ｅlectrically Ｐr
ogrammable Ｒead Ｏnly Ｍemory）、ＥＥＰＲＯＭ（Ｅ
lectrically Ｅrasable Ｐrogrammable ＲＯＭ）、フラ
ッシュメモリ（全ビット一括消去型ＥＥＰＲＯＭ）等か
らなる記憶回路システムで構成された半導体チップを塔
載する半導体装置に適用できる。
【００５７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５８】実装基板上での高密度実装が可能な半導体
装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の封止体
の上部を除去した状態の平面図である。
【図２】図１に示すＡ−Ａ線の位置で切った断面図であ
る。
【図３】前記半導体装置を実装基板の実装面上に複数個
実装したメモリカードの平面図である。
【図４】前記メモリカードの要部拡大平面図である。
【図５】本発明の実施形態２である半導体装置の封止体
の上部を除去した状態の平面図である。
【図６】前記半導体装置を実装基板の実装面上に複数個
実装したメモリカードの平面図である。
【図７】前記メモリカードの要部拡大平面図である。
【図８】本発明の実施形態３である半導体装置の封止体
の上部を除去した状態の平面図である。
【図９】本発明の実施形態４である半導体装置の封止体
の上部を除去した状態の平面図である。
【符号の説明】
１…半導体チップ、ＢＰ…外部端子、２Ａ，２Ｂ，２Ｃ
…インナーリード、３Ａ，３Ｂ，３Ｃ…アウターリー
ド、４…タブ、５…タブ吊りリード、６…ボンディング
ワイヤ、７…封止体、１０…半導体装置、１１…実装基
板、１２…配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 靖宏 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 三輪 仁 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 平面が矩形状の封止体で半導体チップを
    封止し、前記封止体の一側面にその側面に沿って前記半
    導体チップの外部端子と電気的に接続されたアウターリ
    ードを複数本配列し、前記封止体の一側面と対向する他
    側面にその側面に沿って前記半導体チップの外部端子と
    電気的に接続されないアウターリードを複数本配列した
    ことを特徴とする半導体装置。
  2. 【請求項２】 平面が矩形状の封止体で半導体チップを
    封止し、前記封止体の一側面の一部の領域にその側面に
    沿って前記半導体チップの外部端子と電気的に接続され
    たアウターリードを複数本配列し、前記封止体の一側面
    の他部の領域にその側面に沿って前記半導体チップの外
    部端子と電気的に接続されないアウターリードを複数本
    配列し、前記封止体の一側面の一部の領域と対向する他
    側面の一部の領域にその側面に沿って前記半導体チップ
    の外部端子と電気的に接続されないアウターリードを複
    数本配列し、前記封止体の一側面の他部の領域と対向す
    る他側面の他部の領域にその側面に沿って前記半導体チ
    ップの外部端子と電気的に接続されたアウターリードを
    複数本配列したことを特徴とする半導体装置。
  3. 【請求項３】 前記封止体の一側面と直行する２つの側
    面のうち、一方の側面にその側面に沿って前記半導体チ
    ップの外部端子と電気的に接続されたアウターリードを
    複数本配列したことを特徴とする請求項１又は請求項２
    に記載の半導体装置。
  4. 【請求項４】 請求項１又は請求項２に記載の半導体装
    置を実装基板の実装面上に、向きを揃えた状態で前記封
    止体の一側面と直行する方向に複数個実装したことを特
    徴とする電子装置。
  5. 【請求項５】 請求項１乃至請求項３のうちいずれか１
    項に記載の半導体装置を実装基板の実装面上に、向きを
    揃えた状態で行列状に複数個実装したことを特徴とする
    電子装置。
JP8118899A 1996-05-14 1996-05-14 半導体装置及びそれを用いた電子装置 Pending JPH09307058A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP8118899A JPH09307058A (ja) 1996-05-14 1996-05-14 半導体装置及びそれを用いた電子装置
TW086105233A TW321791B (ja) 1996-05-14 1997-04-22
SG1997001363A SG54501A1 (en) 1996-05-14 1997-05-02 Semiconductor device
KR1019970018462A KR100435978B1 (ko) 1996-05-14 1997-05-13 반도체장치
US08/856,145 US6121681A (en) 1996-05-14 1997-05-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8118899A JPH09307058A (ja) 1996-05-14 1996-05-14 半導体装置及びそれを用いた電子装置

Publications (1)

Publication Number Publication Date
JPH09307058A true JPH09307058A (ja) 1997-11-28

Family

ID=14747932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8118899A Pending JPH09307058A (ja) 1996-05-14 1996-05-14 半導体装置及びそれを用いた電子装置

Country Status (5)

Country Link
US (1) US6121681A (ja)
JP (1) JPH09307058A (ja)
KR (1) KR100435978B1 (ja)
SG (1) SG54501A1 (ja)
TW (1) TW321791B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315776A (ja) 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US6634561B1 (en) * 1999-06-24 2003-10-21 Sandisk Corporation Memory card electrical contact structure
KR100309161B1 (ko) 1999-10-11 2001-11-02 윤종용 메모리 카드 및 그 제조방법
JP3645172B2 (ja) * 2000-10-27 2005-05-11 シャープ株式会社 半導体集積回路装置搭載用基板
DE10109344C1 (de) * 2001-02-27 2002-10-10 Siemens Ag Schaltungsanordnung mit Halbbrücken
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
US7092256B1 (en) 2002-04-26 2006-08-15 Sandisk Corporation Retractable card adapter
KR100475740B1 (ko) * 2003-02-25 2005-03-10 삼성전자주식회사 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치
US7152801B2 (en) * 2004-04-16 2006-12-26 Sandisk Corporation Memory cards having two standard sets of contacts
US7487265B2 (en) * 2004-04-16 2009-02-03 Sandisk Corporation Memory card with two standard sets of contacts and a hinged contact covering mechanism
ITMI20050139A1 (it) * 2005-01-31 2006-08-01 St Microelectronics Srl Dispositivo di memorizzazione dati rimovibile e relativo metodo di assemblaggio
US7710736B2 (en) * 2005-08-02 2010-05-04 Sandisk Corporation Memory card with latching mechanism for hinged cover
JP2008091722A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路
US8395246B2 (en) * 2007-06-28 2013-03-12 Sandisk Technologies Inc. Two-sided die in a four-sided leadframe based package
US8058099B2 (en) * 2007-06-28 2011-11-15 Sandisk Technologies Inc. Method of fabricating a two-sided die in a four-sided leadframe based package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR489643A (fr) * 1917-12-03 1919-02-25 Felice Gilardini Courroie pour transmissions, et procédé pour sa fabrication
JPH04259365A (ja) * 1991-02-12 1992-09-14 Mitsubishi Heavy Ind Ltd 加振溶射方法
US5469333A (en) * 1993-05-05 1995-11-21 International Business Machines Corporation Electronic package assembly with protective encapsulant material on opposing sides not having conductive leads
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus

Also Published As

Publication number Publication date
KR970077398A (ko) 1997-12-12
TW321791B (ja) 1997-12-01
US6121681A (en) 2000-09-19
SG54501A1 (en) 1998-11-16
KR100435978B1 (ko) 2004-08-25

Similar Documents

Publication Publication Date Title
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
US6306686B1 (en) Method of fabricating an electronic package with interconnected chips
JP2537014B2 (ja) 電子素子用リ―ドフレ―ム・パッケ―ジ
KR100564585B1 (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US6774473B1 (en) Semiconductor chip module
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
US6452266B1 (en) Semiconductor device
JPH09307058A (ja) 半導体装置及びそれを用いた電子装置
JP2008515203A (ja) 積層されたダイモジュール
JP2009111401A (ja) 積層半導体チップパッケージ
JP3494901B2 (ja) 半導体集積回路装置
JPH08504060A (ja) Ｉｃマイクロプロセッサ用で、構造的にｉｃマイクロプロセッサに組み合わされたｉｃメモリー積層を含むモジュール
US6160312A (en) Enbedded memory assembly
JPH11135670A (ja) ボールグリッドアレイパッケージ
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
JPH1187574A (ja) 垂直実装形半導体チップパッケージ及びそれを含むパッケージモジュール
JPH11168150A (ja) 半導体集積回路装置
US5991185A (en) Semiconductor memory
JPH0485837A (ja) 半導体装置
JPH03116860A (ja) 半導体装置
JP3124381B2 (ja) 半導体装置及び実装構造体
JPH1093013A (ja) 半導体装置
JPH11186492A (ja) 半導体パッケージ及び半導体パッケージの実装構造
JP3064674B2 (ja) 半導体装置
JP3250992B2 (ja) 積層チップパッケージ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060425