JPH03116860A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03116860A JPH03116860A JP1251949A JP25194989A JPH03116860A JP H03116860 A JPH03116860 A JP H03116860A JP 1251949 A JP1251949 A JP 1251949A JP 25194989 A JP25194989 A JP 25194989A JP H03116860 A JPH03116860 A JP H03116860A
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- 230000010354 integration Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップの高集積化技術、特に、複数の半
導体チップを１つの封止部材内に実装して高集積化を行
うために用いて効果のある技術に関するものである。
導体チップを１つの封止部材内に実装して高集積化を行
うために用いて効果のある技術に関するものである。
従来より、ＩＣなどの半導体装置は、１つのチップの各
ボンディングパッドにリードをボンディングし、この後
、樹脂モールドなどにより絶縁ならびに固化する工程を
経て作られる。
ボンディングパッドにリードをボンディングし、この後
、樹脂モールドなどにより絶縁ならびに固化する工程を
経て作られる。
ところで、本発明者は、半導体装置の高集積化について
検討した。
検討した。
以下は、本発明者によって検討された技術であり、その
概要は次の通りである。
概要は次の通りである。
すなわち、半導体装置にあって、高集積化を図るには、
チップ内の半導体チップ数を可能な限り増やすことであ
るが、これに伴ってパッド数が増える場合には、リード
ピッチを確保しながらリード数を増やすことは難しい。
チップ内の半導体チップ数を可能な限り増やすことであ
るが、これに伴ってパッド数が増える場合には、リード
ピッチを確保しながらリード数を増やすことは難しい。
そこで、「日経マイクロデバイスＪ １９８８年５月号
、５４頁〜５７頁に示すように、グイ・パッドを無くし
、チップの上または下にインナー・リードを引き回して
接続を行う方法が提案されている（この他、特開昭５８
−１９２３５４号、特開昭６１−５０２９５号、特開昭
６０−１６７４５４号、特開昭６１−５００２４５号、
特開昭６１−２１８１３９号及び特開昭６１−２４１９
５９号などがある）。
、５４頁〜５７頁に示すように、グイ・パッドを無くし
、チップの上または下にインナー・リードを引き回して
接続を行う方法が提案されている（この他、特開昭５８
−１９２３５４号、特開昭６１−５０２９５号、特開昭
６０−１６７４５４号、特開昭６１−５００２４５号、
特開昭６１−２１８１３９号及び特開昭６１−２４１９
５９号などがある）。
しかし、このような半導体装置にあっては、１パツケー
ジ内に１チツプの実装のみとしているため、リード接続
構造に工夫を凝らしても高集積化には限界がある。
ジ内に１チツプの実装のみとしているため、リード接続
構造に工夫を凝らしても高集積化には限界がある。
そこで、複数の半導体チップを非導電性の接着剤などで
一体化し、この−面に設けたリードフレームによって半
導体チップのボンディングパッドの各々にポンディング
ワイヤを接続する構成とし、高集積化を図ることが提案
されでいる。メモリなどでは、アドレスバスやデータバ
スを並列接続することが可能であることから、積層化に
よって高集積化を図ることができる。
一体化し、この−面に設けたリードフレームによって半
導体チップのボンディングパッドの各々にポンディング
ワイヤを接続する構成とし、高集積化を図ることが提案
されでいる。メモリなどでは、アドレスバスやデータバ
スを並列接続することが可能であることから、積層化に
よって高集積化を図ることができる。
しかし、上記した従来の半導体装置にあっては、複数個
の半導体チップの各ボンディングパッドに対するワイヤ
接続は全てリードフレームを始点とし、各リードに複数
のワイヤを接続する構成がとられていた。このために、
ボンディングワイヤの引き回しが複雑化し、ワイヤが長
くなり、さらに各半導体チップに対するワイヤが平行配
設することによりワイヤ接触を生じ、あるいは高速動作
を損なうなどが本発明者によって見出された。
の半導体チップの各ボンディングパッドに対するワイヤ
接続は全てリードフレームを始点とし、各リードに複数
のワイヤを接続する構成がとられていた。このために、
ボンディングワイヤの引き回しが複雑化し、ワイヤが長
くなり、さらに各半導体チップに対するワイヤが平行配
設することによりワイヤ接触を生じ、あるいは高速動作
を損なうなどが本発明者によって見出された。
そこで、本発明の目的は、複数のチップを１つのパッケ
ージに最短のワイヤ接続で実装して高集積化を図ること
のできる技術を提供することにある。
ージに最短のワイヤ接続で実装して高集積化を図ること
のできる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び
添付図面から明らかになるであろう。
添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下の通りである。
要を簡単に説明すれば、以下の通りである。
すなわち、同一集積度でサイズのみが異なる２つの半導
体チップの間にリードフレームを介挿し、このリードフ
レームから前記２つの半導体チップの各ボンディングパ
ッドにワイヤを接続するようにしたものである。
体チップの間にリードフレームを介挿し、このリードフ
レームから前記２つの半導体チップの各ボンディングパ
ッドにワイヤを接続するようにしたものである。
上記した手段によれば、同一集積度でサイズのみが異な
る２つの半導体チップの間に配設されたリードフレーム
は、前記２つの半導体チップのパッドに対するワイヤ接
続を互いに異なる方向に伸長した状態で行われる。した
がって、シンプルなワイヤ引き回し構成とすることがで
きる。
る２つの半導体チップの間に配設されたリードフレーム
は、前記２つの半導体チップのパッドに対するワイヤ接
続を互いに異なる方向に伸長した状態で行われる。した
がって、シンプルなワイヤ引き回し構成とすることがで
きる。
〔実施例１〕
第１図は本発明によ７．単週体繋習の一宙施例を示す平
面図、第２図は第１図の主要部を示す正面断面図である
。
面図、第２図は第１図の主要部を示す正面断面図である
。
本発明においては、４Ｍピッ）ＤＲＡＭ（ダイナミック
・ラム）、１６ビツトＤＲＡＭなどのメモリモジュール
を構成する場合を例に説明する。
・ラム）、１６ビツトＤＲＡＭなどのメモリモジュール
を構成する場合を例に説明する。
また、ここでは、共に同一特性、同一回路でサイズのみ
が異なる２つの半導体チップを用いて高集積化を図るも
のとしている。
が異なる２つの半導体チップを用いて高集積化を図るも
のとしている。
第１図及び第２図に示すように、サイズが大きく且つ周
辺部に所定数のボンディングパッド１ａの設けられた半
導体チップ１の片面（表面）に絶縁性のフィルム２を接
着固定し、この表面に所定のバクーン形状のリードフレ
ーム３をボンディングパッド１ａに対向させて配設し、
接着固定する。
辺部に所定数のボンディングパッド１ａの設けられた半
導体チップ１の片面（表面）に絶縁性のフィルム２を接
着固定し、この表面に所定のバクーン形状のリードフレ
ーム３をボンディングパッド１ａに対向させて配設し、
接着固定する。
さらにリードフレーム３０表面を覆うように絶縁性のフ
ィルム４を配設し、このフィルム４上に半導体チップ１
よりもサイズの小さい半導体チップ５を接着固定する。
ィルム４を配設し、このフィルム４上に半導体チップ１
よりもサイズの小さい半導体チップ５を接着固定する。
半導体チップ５の周辺部には、リードフレーム３及び半
導体チップ１のボンディンゲパ−ｒ Ｖ Ｉ ｇ Ｉ：
″枡曲六仕アボンデノングパ、７Ｖ５ａが設けられてい
る。
導体チップ１のボンディンゲパ−ｒ Ｖ Ｉ ｇ Ｉ：
″枡曲六仕アボンデノングパ、７Ｖ５ａが設けられてい
る。
この場合、フィルム２はリードフレーム３の載置幅相当
、フィルム４は半導体チップ５のサイズ相当の大きさと
し、その配置位置もリードフレーム３及び半導体チップ
５の各設置位置に合致させる。また、リードフレーム３
の端部は、半導体チップ１上に一部が露出するように配
設される。
、フィルム４は半導体チップ５のサイズ相当の大きさと
し、その配置位置もリードフレーム３及び半導体チップ
５の各設置位置に合致させる。また、リードフレーム３
の端部は、半導体チップ１上に一部が露出するように配
設される。
ボンディングパッド１ａ及び５ａの各々とリードフレー
ム３とは、ボンディングワイヤ６によって接続される。
ム３とは、ボンディングワイヤ６によって接続される。
このような構成により、各半導体チップに対するボンデ
ィングワイヤ６の引き出し方向が互いに逆方向に展開し
、接触などの恐れがないと共に最短距離でワイヤ接続を
行うことができる。したがって、高速動作にも適してい
る。また、放熱面を表面に出すことができるので、放熱
処理にも有利な形状となる。
ィングワイヤ６の引き出し方向が互いに逆方向に展開し
、接触などの恐れがないと共に最短距離でワイヤ接続を
行うことができる。したがって、高速動作にも適してい
る。また、放熱面を表面に出すことができるので、放熱
処理にも有利な形状となる。
〔実施例２〕
第３図及び第４図は本発明の第２実施例を示す平面図及
び正面断面図である。
び正面断面図である。
本実施例は、前記実施例が半導体チップ間にリードフレ
ーム３を配設していたのに対し、リードフレーム３を基
台とし、このリードフレーム３上にフィルム７を接着固
定し、このフィルム７上に順次半導体チップ１及び半導
体チップ５を固定するようにしたところに特徴がある。
ーム３を配設していたのに対し、リードフレーム３を基
台とし、このリードフレーム３上にフィルム７を接着固
定し、このフィルム７上に順次半導体チップ１及び半導
体チップ５を固定するようにしたところに特徴がある。
この場合、半導体チップｌには、リードフレーム３の配
置位置上にボンディングパッドｌａが設けられると共に
、このボンディングパッド１ａに隣接させてボンディン
グパッド１ｂが設けられる。
置位置上にボンディングパッドｌａが設けられると共に
、このボンディングパッド１ａに隣接させてボンディン
グパッド１ｂが設けられる。
ボンディングパッド１ａとボンディングパッド１ｂとは
、隣接同志が半導体チップｌ上に形成された配線パター
ン（不図示）によって接続されている。
、隣接同志が半導体チップｌ上に形成された配線パター
ン（不図示）によって接続されている。
各ボンディングパッドの接続は、リードフレーム３とボ
ンディングパッド１ａとをボンディングワイヤ６ａで接
続し、ボンディングパッド１ｂとボンディングパッド５
ａとをボンディングワイヤ６ｂで接続する。
ンディングパッド１ａとをボンディングワイヤ６ａで接
続し、ボンディングパッド１ｂとボンディングパッド５
ａとをボンディングワイヤ６ｂで接続する。
〔実施例３〕
第５図及び第６図は本発明の第３実施例を示す平面図及
び正面断面図である。
び正面断面図である。
本実施例は、前記第２実施例がリードフレーム３を半導
体チップ１の背面に設けていたのに対し、小サイズの半
導体チップ５の表面に設けるようにしたところに特徴が
ある。
体チップ１の背面に設けていたのに対し、小サイズの半
導体チップ５の表面に設けるようにしたところに特徴が
ある。
すなわち、半導体チップｌに半導体チップ５を接着固定
し、この半導体チップ５の表面にボンディングパッド部
分をはぶいてフィルム８を貼着固定し、このフィルムｓ
上にリードフレーム３を配設するようにしたものである
。半導体チップ５は、ボンディングパッド５ａに隣接さ
せてボンディングパッド５ｂが設けられている。この場
合も、ボンディングパッド５ａとボンディングパッド５
ｂとは、隣接同志が半導体チップ１上に形成された配線
パターン（不図示）によって接続されている。
し、この半導体チップ５の表面にボンディングパッド部
分をはぶいてフィルム８を貼着固定し、このフィルムｓ
上にリードフレーム３を配設するようにしたものである
。半導体チップ５は、ボンディングパッド５ａに隣接さ
せてボンディングパッド５ｂが設けられている。この場
合も、ボンディングパッド５ａとボンディングパッド５
ｂとは、隣接同志が半導体チップ１上に形成された配線
パターン（不図示）によって接続されている。
半導体チップ５のボンディングパッド５ａは、半導体チ
ップ１のボンディングパッド１ａにボンディングワイヤ
６ａによって接続され、ボンデインクハツト５ｂはリー
ドフレーム３にボンディングワイヤ６ｂによって接続さ
れる。
ップ１のボンディングパッド１ａにボンディングワイヤ
６ａによって接続され、ボンデインクハツト５ｂはリー
ドフレーム３にボンディングワイヤ６ｂによって接続さ
れる。
以上のように本発明では、現在、半導体メモリの開発過
程で、最初に設計されたチップに対し、さらに縮小設計
されたシュリンクチップが開発されていることを利用す
ると、上記各実施例に示したような複数チップによる高
集積化（チップ数ｎのｎ倍に集積度を上げることが可）
を容易に達成することができる。
程で、最初に設計されたチップに対し、さらに縮小設計
されたシュリンクチップが開発されていることを利用す
ると、上記各実施例に示したような複数チップによる高
集積化（チップ数ｎのｎ倍に集積度を上げることが可）
を容易に達成することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものでは無く、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものでは無く、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
なお、前記各実施例においては、半導体チップ１と半導
体チップ５の各ボンディングパッドが同一方向にあるも
のとしたが、一方の半導体チップのボンディングパッド
を９０度ずらした方向へ設けるなども可能である。
体チップ５の各ボンディングパッドが同一方向にあるも
のとしたが、一方の半導体チップのボンディングパッド
を９０度ずらした方向へ設けるなども可能である。
本馴において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、同一集積度でサイズのみが異なる２つの半導
体チップの間にリードフレームを介挿し、このリードフ
レームから前記２つの半導体チップの各ボンディングパ
ッドにワイヤを接続するようにしたので、用途、要求特
性、放熱性などに応じて数種の構成を選択できる共に、
シンプルなワイヤ引き回し構成とすることができる。
体チップの間にリードフレームを介挿し、このリードフ
レームから前記２つの半導体チップの各ボンディングパ
ッドにワイヤを接続するようにしたので、用途、要求特
性、放熱性などに応じて数種の構成を選択できる共に、
シンプルなワイヤ引き回し構成とすることができる。
第１図は本発明による半導体装置の一実施例を示す平面
図、 第２図は第１図の主要部を示す正面断面図、第３図は本
発明の他の実施例を示す平面図、第４図は第３図の主要
部を示す正面断面図、第５図は本発明の他の実施例を示
す平面図、第６図は第５図の主要部を示す正面断面図で
ある。 １．５− ・・半導体チップ、ｌａ、ｌｂ、５ａ。 ５ｂ・・・ボンディングパッド、２，４，１．８・絶縁
性のフィルム、 リ ードフレー ム、６．５ａ、 ６ｂ・ ・ボンディングワイヤ。 第 ■ 図 第 図 ６：ポンディングワイヤ 第 図 第 図
図、 第２図は第１図の主要部を示す正面断面図、第３図は本
発明の他の実施例を示す平面図、第４図は第３図の主要
部を示す正面断面図、第５図は本発明の他の実施例を示
す平面図、第６図は第５図の主要部を示す正面断面図で
ある。 １．５− ・・半導体チップ、ｌａ、ｌｂ、５ａ。 ５ｂ・・・ボンディングパッド、２，４，１．８・絶縁
性のフィルム、 リ ードフレー ム、６．５ａ、 ６ｂ・ ・ボンディングワイヤ。 第 ■ 図 第 図 ６：ポンディングワイヤ 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、同一集積度でサイズのみが異なる２つの半導体チッ
プの間にリードフレームを介挿し、このリードフレーム
から前記２つの半導体チップの各ボンディングパッドに
ワイヤを接続することを特徴とする半導体装置。 ２、前記リードフレームの両面に絶縁性のフィルムを介
挿することを特徴とする請求項１記載の半導体装置。 ３、同一集積度でサイズのみが異なる大小２つの半導体
チップを各々のボンディングパッドが露出するように重
ね合わせ、その一方の半導体チップとリードフレームと
の間に他方の半導体チップを配設すると共に、この他方
の半導体チップのボンディングパッドから前記一方の半
導体チップ及び前記リードフレームにワイヤを接続する
ことを特徴とする半導体装置。 ４、前記他方の半導体チップに２組のボンディングパッ
ドを設け、このパッドを用いて前記一方の半導体チップ
及び前記リードフレームにワイヤを接続することを特徴
とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251949A JP2918574B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251949A JP2918574B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116860A true JPH03116860A (ja) | 1991-05-17 |
| JP2918574B2 JP2918574B2 (ja) | 1999-07-12 |
Family
ID=17230380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251949A Expired - Fee Related JP2918574B2 (ja) | 1989-09-29 | 1989-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918574B2 (ja) |
Cited By (8)
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| FR2688629A1 (fr) * | 1992-03-10 | 1993-09-17 | Thomson Csf | Procede et dispositif d'encapsulation en trois dimensions de pastilles semi-conductrices. |
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-
1989
- 1989-09-29 JP JP1251949A patent/JP2918574B2/ja not_active Expired - Fee Related
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