JP4492544B2 - 回路基板の製造方法 - Google Patents

Description

本発明は、集積回路が実装された回路基板の製造方法に関する。

集積回路が実装された回路基板がある。この回路基板には、集積回路の出力端子と接合される集積回路用のランドと、外部装置の端子と電気的に接続される外部出力用のランドと、集積回路用のランド及び外部出力用のランドが両端に接続された出力配線とが形成されている。このような回路基板の製造工程においては、実装された集積回路の出力端子と集積回路用のランドとが電気的に接合されているか否かを検査する必要がある。例えば、回路基板に実装された集積回路の入力端子に制御信号を入力し、この制御信号により決定される出力端子から出力された応答信号を当該出力端子に対応する外部出力用のランドから検知できるか否かによって検査する。この検査においては、回路基板における外部出力用の端子が狭ピッチで多数形成されている場合、外部出力用のランドにプローブを正確に接触させることが難しい。そこで、導電性を有する薄板状のプローブと多数の出力配線とを絶縁膜を介して密着させることによって、当該プローブと出力配線とを静電結合させ、出力端子から出力される応答信号を出力配線から検知する技術が知られている（例えば、特許文献１参照）。これによると、検査時においてプローブを容易に配置することができる。

特開２００３−３１１９５３号公報

上述した技術によると、実装された集積回路の端子と出力配線とが電気的に接合されているか否かを検知することができるが、出力配線から外部出力用のランドまで導通しているか否かを検査することができない。これを検査するために、プローブを全ての外部出力用の端子を含めて静電結合させることが考えられる。しかしながら、外部出力用のランドの配置位置によって、プローブと静電結合される出力配線の長さが異なるときには、プローブが検知する応答信号の信号強度が出力端子ごとにばらついてしまう。さらに、プローブの表面積を大きくしなければならないため、プローブに放射ノイズが入力されやすくなり、応答信号を正確に検知することが難しい。

そこで、本発明の主たる目的は、検査時において、集積回路から出力された応答信号を正確に検知することができる回路基板の製造方法を提供することである。

課題を解決するための手段及び発明の効果

本発明の回路基板の製造方法は、集積回路が有する入力端子と接合される回路入力ランド、前記回路入力ランドと電気的に接続されている外部入力ランド、前記集積回路がさらに有する複数の前記出力端子とそれぞれ接合される複数の回路出力ランド、前記複数の回路出力ランドにそれぞれ対応して配設された複数の外部出力ランド、及び、前記回路出力ランド及び前記外部出力ランドと電気的に接続されていると共に前記回路出力ランドから前記外部出力ランドを越えて延在している複数の出力配線を備えている基板を形成する第１の工程と、前記入力端子と前記回路入力ランドとが接合されるように、且つ、前記出力端子と前記回路出力ランドとが接合されるように前記集積回路を前記基板に実装する第２の工程とを備えている。そして、前記外部入力ランドから前記集積回路の前記入力端子に制御信号を入力することによって前記複数の出力端子のそれぞれから順に出力された応答信号を、前記出力配線における前記外部出力ランドを越えて延在する領域と静電結合された導電性薄膜である静電結合プローブによって順に検知し、検知結果に基づいて前記複数の出力端子と前記複数の回路出力ランドとが接合されているか否かを検査する第３の工程と、前記出力配線における前記外部出力ランドを越えて延在する領域を切り離す第４の工程とを備えている。

本発明によると、第１の工程において、外部出力ランドを越えて延在するように出力配線を形成する。そして、第３の工程において、出力配線における外部出力ランドを越えて延在する領域からの応答信号を静電結合プローブが検知するか否かによって、集積回路の出力端子と回路出力ランドとが接合されているか否かを検査する。このため、集積回路の出力端子、回路出力ランド、出力配線及び外部出力ランドが導通しているか否を非接触で検査することができる。また、外部出力ランドの全てを覆うように配置される静電結合プローブと比較して、静電結合プローブの表面積を小さくすることができる。これにより、外部から静電結合プローブに放射ノイズが入力されるのを抑制することができる。このため、応答信号を正確に検知することができ、出力端子と回路出力ランドとが接合されているか否かについて誤判定するのを防止することができる。

本発明において、前記出力配線は、前記静電結合プローブと静電結合される領域の平面積が、全て同じであることが好ましい。これによると、静電結合プローブによって検知される応答信号の強度が出力配線毎にばらつくのを抑制することができる。これにより、出力端子と回路出力ランドとが接合されているか否かについて誤判定するのをさらに防止することができる。

また、本発明において、前記出力配線は、前記外部出力ランドを越えて延在する領域において、全て同じ方向に延在していることがより好ましい。これによると、静電結合プローブによって検知される応答信号の強度が出力配線毎にばらつくのをさらに抑制することができる。

以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。

図１は、本発明に係る好適な実施形態である回路基板の製造方法により製造されるＣＯＦ（Chip On Film）５０の平面図である。図１に示すように、製造対象となるＣＯＦ５０は、ポリイミドからなるシート基材５１に、複数の外部入力ランド５３、複数の入力配線５４、複数の回路入力ランド５５、多数の回路出力ランド５６、多数の出力配線５７及び多数の外部出力ランド５８が形成されたフレキシブル回路基板５０ａにドライバＩＣ（集積回路）５２が実装されたものである。なお、ＣＯＦ５０は、例えば、インクジェットヘッドに用いられるものである。インクジェットヘッドにおいては、インク滴が吐出されるノズルに連通している多数の圧力室が形成されているとともに、圧力室に圧力を付与する圧電素子上に多数の個別電極が２次元配列されている。各個別電極は、対応する圧力室とそれぞれ対向配置され、ＣＯＦ５０はこの個別電極に圧電素子を駆動するための駆動電圧を印加するために用いられる。近年のインクジェットヘッドは、小型化・高密度化が進み、ＣＯＦ５０においても、各個別電極に接続される出力配線５７の配線ピッチや外部出力ランド５８の外形サイズや配置間隔が非常に狭いものとなっている。

ドライバＩＣ５２は、その下面において、一方向に配列された複数の入力端子５２ａと、入力端子５２ａと対向するように配列された多数の出力端子５２ｂとが形成されている。また、ドライバＩＣ５２は、複数の入力端子５２ａに制御信号が入力されると、入力された制御信号によって決定される出力端子５２ｂから応答信号を出力する。出力端子５２ｂの数は入力端子５２ａの数よりも多くなっている。したがって、出力端子５２ｂは入力端子５２ａより狭ピッチで配置されている。

外部入力ランド５３は、制御信号が入力されるものであって、シート基材５１の一端（図１中下方端）近傍に千鳥状に配列されている。回路入力ランド５５は、ドライバＩＣ５２の入力端子５２ａと電気的に接合されるものであって、シート基材５１の中央（図１中上下方向中央）近傍において外部入力ランド５３と対向するように配列されている。入力配線５４は、外部入力ランド５３とこれに対応する回路入力ランド５５とを電気的に接続するものである。回路出力ランド５６は、ドライバＩＣ５２の出力端子５２ｂと電気的に接合されるものであって、回路入力ランド５５と対向するように配列されている。ここで、回路入力ランド５５及び回路出力ランド５６は、これらに対応する入力端子５２ａ及び出力端子５２ｂと対応するように配設されている。外部出力ランド５８は、出力端子５２ｂから出力された応答信号を外部に出力するためのものであり、シート基材５１の他端（図１中上方端）近傍に台形マトリックス状に配置されている。出力配線５７は、回路出力ランド５６とこれに対応する外部出力ランド５８とを電気的に接続するものである。また、出力配線５７は、外部出力ランド５８を越えてシート基材５１の他端部まで延在している延在領域５７ａを有している。この延在領域５７ａは、上記の各配線を有するフレキシブル回路基板５０ａを完成するときに必要となる配線部分である。外部出力ランド５８は、電解メッキで形成される。回路出力ランド５６側から通電してメッキをすると、回路出力ランド５６と外部出力ランド５８との配線長の違いによって、最終的に形成される外部出力ランド５８の高さにばらつきが生じてしまう。これは、圧電素子との電気的接合時に、圧電素子を破損する原因となる。そこで、外部出力ランド５８に連続して延在領域５７ａを設け、回路出力ランド５６側と延在領域５７ａ側との両方から通電することで、その高さばらつきを抑えている。さらに、後述するように、延在領域５７ａは、出力端子５２ｂと回路出力ランド５６とが接合されているか否かを検査するために用いられるものである（図７参照）。

このように、ＣＯＦ５０においては、回路出力ランド５６が出力端子５２ｂと同様に狭ピッチで配置されているため、特に、回路出力ランド５６と出力端子５２ｂとが電気的に接合されているか否かを、出力配線５７間の電気的絶縁性も含めて検査する必要がある。

次に、本発明に係るＣＯＦ５０の製造方法について図２を参照しつつ説明する。図２は、ＣＯＦ５０の製造方法を示す工程図である。図２に示すように、本製造方法は、基板形成工程（第１の工程）と、ドライバＩＣ実装工程（第２の工程）と、検査工程（第３の工程）と、基板カット工程（第４の工程）とを有している。以下、各工程について順に説明する。

最初に、基板形成工程について図３を参照しつつ説明する。図３は、基板形成工程によって形成されるフレキシブル回路基板５０ａの平面図である。図３に示すように、基板形成工程においては、ポリイミドからなる矩形状のシート基材５１に、複数の外部入力ランド５３、複数の入力配線５４、複数の回路入力ランド５５、多数の回路出力ランド５６、多数の出力配線５７、多数の外部出力ランド５８及び延在領域５７ａをスクリーン印刷で形成することによって、フレキシブル回路基板５０ａを形成する。このとき、出力配線５７の延在領域５７ａは、外部出力ランド５８を越えてシート基材５１の端部（図３中上端）近傍まで延在している。また、これら延在領域５７ａは、全て同じ方向（図３中上下方向）に延在している。なお、フレキシブル配線基板５０ａを完成する段階で、上述の回路出力ランド５６及び延在領域５７ａから通電することにより、外部出力ランド５８を構成するバンプ部が形成される。

次に、ドライバＩＣ実装工程について図４を参照しつつ説明する。図４は、ドライバＩＣ実装工程を説明するための図である。図４に示すように、ドライバＩＣ実装工程においては、フレキシブル回路基板５０ａの回路入力ランド５５とドライバＩＣ５２の入力端子５２ａとが電気的に接合されるように、且つ、フレキシブル回路基板５０ａの回路出力ランド５６とドライバＩＣ５２の出力端子５２ｂとが電気的に接合されるように、フレキシブル回路基板５０ａにドライバＩＣ５２を加圧・加熱接合により実装する。

次に、検査工程について図５及び図６を参照しつつ説明する。図５は、検査工程において用いられる回路基板検査装置の概略構成図である。図６は、図５に示すVI−VI線に関する回路基板検査装置１の部分断面図である。回路基板検査装置１は、ドライバＩＣ実装工程において、フレキシブル回路基板５０ａに実装されたドライバＩＣ５２の各端子と対応する各ランドとが電気的に接合されているか否かを、出力配線５７間の電気的絶縁性も含めて検査を行うためのものである。図５に示すように、回路基板検査装置１は、基台２と、入力プローブ３と、静電結合プローブ４と、絶縁シート６と、制御装置１０とを有している。

基台２は、検査対象となるＣＯＦ５０が設置されるものである。入力プローブ３は、ＣＯＦ５０の外部入力ランド５３に接続されることによって、制御装置１０からの制御信号を外部入力ランド５３に入力するものである。静電結合プローブ４は、矩形状を有する導電性薄膜であり、ＣＯＦ５０の全ての出力配線５７と静電結合することによって、出力端子５２ｂから出力された応答信号が、出力配線５７を介して入力されるものである。また、静電結合プローブ４は、同軸ケーブル５を介して制御装置１０と接続されている。絶縁シート６は、図６に示すように、基台２に設置されたＣＯＦ５０の出力配線５７と静電結合プローブ４との間に配置するものである。これにより、ＣＯＦ５０の出力配線５７と静電結合プローブ４とが絶縁され、出力配線５７と静電結合プローブ４との静電結合が可能となる。つまり、出力配線５７からの応答信号が非接触で静電結合プローブ４に出力される。

次に、ＣＯＦ５０を検査するときにおける静電結合プローブ４の配置位置について図７を参照しつつ説明する。図７は、ＣＯＦ５０を検査するときにおける静電結合プローブ４の配置位置を示す図である。なお、図７においては、説明の都合上、ＣＯＦ５０の破線で示すべき領域を実線で示している。図７に示すように、静電結合プローブ４は、全ての出力配線５７の延在領域５７ａと静電結合されるように、その長手方向が延在領域５７ａの配列方向に沿うように配置される。ここで、全ての延在領域５７ａにおける、静電結合プローブ４に静電結合される領域の平面積が互いに同じになっている。また、全ての出力配線５７に対して、回路出力ランド５６から静電結合プローブ４までの配線長がほぼ同等となっている。

制御装置１０について図８を参照しつつ説明する。図８は回路基板検査装置１の機能ブロック図である。制御装置１０は、入力プローブ３から制御信号を出力させるとともに、静電結合プローブ４に出力された応答信号に基づいて、入力端子５２ａ及び出力端子５２ｂと、これらに対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かの検査を行うものである。また、制御装置１０は、ＰＣ６０に接続されている。ユーザはＰＣ６０を介して制御装置１０を操作することができる。

制御装置１０は、制御信号生成回路１１、ドライバＩＣ駆動電源１２、フィルタ回路１３、増幅回路１４、積分回路１５及び判定回路１６を有している。制御信号生成回路１１は、入力プローブ３と接続されており、入力プローブ３からＣＯＦ５０の外部入力ランド５３、入力配線５４及び回路入力ランド５５を介してドライバＩＣ５２の入力端子５２ａに入力される制御信号を生成するものである。制御信号生成回路１１が生成する制御信号は、ドライバＩＣ５２の入力端子５２ａに入力されると、出力端子５２ｂの１つから応答信号が出力される。これにより、複数の出力端子５２ｂから互いに異なるタイミングで応答信号が出力される。ドライバＩＣ駆動電源１２は、ドライバＩＣ５２を駆動させるための電源回路である。

フィルタ回路１３は、同軸ケーブル５を介して静電結合プローブ４に接続されており、主に静電結合プローブ４に出力された応答信号を通過させるバンドパスフィルタである。フィルタ回路１３を通過した応答信号は、増幅回路１４に出力される。増幅回路１４は、フィルタ回路１３から入力された応答信号の信号強度を増幅するものである。増幅回路１４において増幅された応答信号は、積分回路１５に出力される。積分回路１５は、増幅回路１４から入力された応答信号を積分するものである。増幅回路１４において積分された応答信号は、応答信号の検知結果として判定回路１６に出力される。ここで、静電結合プローブ４、フィルタ回路１３、増幅回路１４及び積分回路１５が検知装置１７を形成している。

判定回路１６は、制御信号生成回路１１が生成した制御信号の内容、及び、検知装置１７からの検知結果に基づいて、入力端子５２ａ及び出力端子５２ｂと、これらに対応するＣＯＦ５０の回路入力ランド５５及び回路出力ランド５６とが電気的に接合されているか否かを、出力配線５７間の電気的絶縁性も含めて判定を行うものである。

回路基板検査装置１の作動について図９を参照しつつ説明する。図９は、ＣＯＦ５０を検査するときにおける回路基板検査装置１の作動を示すフローチャートである。まず、基台２に設置されたＣＯＦ５０の外部入力ランド５３に入力プローブ３を接続し、全ての出力配線５７の延在領域５７ａと静電結合されるように絶縁シート６とともに静電結合プローブ４を設置する（図７参照）。

そして、ユーザがＰＣ６０を操作することによってＣＯＦ５０の検査が開始される。検査が開始されると、図９に示すように、ステップＳ１０１（以下、Ｓ１０１と略す。他のステップも同様）に移行し、制御信号生成回路１１が、多数の出力端子５２ｂのうちの１つから応答信号が出力されるような制御信号を生成する。生成された制御信号は、入力プローブ３を介してＣＯＦ５０の外部入力ランド５３に入力される。そして、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されている場合には、入力端子５２ａからドライバＩＣ５２に制御信号が入力され、当該出力端子５２ｂから応答信号が出力される。さらに、当該出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されている場合には、当該出力端子５２ｂから電気的に接合された出力配線５７に所定以上の信号強度を有する応答信号が出力される。これにより、当該出力配線５７の延在領域５７ａから静電結合プローブ４に応答信号が出力される。

そして、Ｓ１０２に移行し、検知装置１７において、静電結合プローブ４に出力された応答信号がフィルタ回路１３を通過してノイズ除去され、増幅回路１４によって信号強度が増幅され、積分回路１５によって積分されて検知結果が生成される。生成された検知結果は判定回路１６に出力される。そして、Ｓ１０３に移行し、判定回路１６が、検知装置１７から出力された検知結果である応答信号の信号強度が所定以上になっているか否かに基づいて、入力端子５２ａとこれに対応する回路入力ランド５５とが電気的に接合されているか否か、及び、当該応答信号を出力した出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されているか否かを判定する。このとき、出力配線５７間の電気的絶縁性も含めて判定されることになる。そして、判定回路１６が、当該出力端子５２ｂとこれに対応する回路出力ランド５６とが電気的に接合されていると判定したとき、当該出力端子５２ｂとこれに対応する回路出力ランド５６、出力配線５７及び外部出力ランド５８が導通していると判定される。

その後、Ｓ１０４に移行して、検査すべき次の出力端子５２ｂがあるか否を判断する。検査すべき次の出力端子５２ｂがある場合には（Ｓ１０４：ＹＥＳ）、再びＳ１０１に移行し、検査すべき次の出力端子５２ｂに関して上述した作動を繰り返す。検査すべき次の出力端子５２ｂがない場合には（Ｓ１０４：ＮＯ）、ＣＯＦ５０の検査を終了する。

最後に、基板カット工程について図１０を参照しつつ説明する。図１０は、基板カット工程を説明するための図である。基板形成工程においては、図１０に示すように、フレキシブル回路基板５０ａを図中破線部分でカットし、延在領域５７ａが配置された領域を除去する。このとき、圧電素子の外形形状に沿って切り取られることになり、一部の延在領域５７ａが残る。これにより、出力配線５７の延在領域５７ａのほとんどが除去される。この基板カット工程が終了するとＣＯＦ５０が完成する（図１参照）。

以上、説明した本実施形態によると、基板形成工程において、外部出力ランド５８を越えてシート基材５１の端部近傍まで延在している延在領域５７ａを形成し、検査工程において、延在領域５７ａからの応答信号を静電結合プローブで検知することによって、ドライバＩＣの出力端子５２ｂ、回路出力ランド５６、出力配線５７及び外部出力ランド５８が導通しているか否を非接触で検査することができる。また、全ての外部出力ランド５８が配置された全領域を覆うように配置される静電結合プローブと比較して、静電結合プローブ４の表面積が小さくなる。これにより、静電結合プローブ４に放射ノイズが入力されるのを抑制することができる。このため、検知装置１７が応答信号を正確に検知することができ、判定回路１６が、出力端子５２ｂと回路出力ランド５６とが接合されているか否かについて誤判定するのを防止することができる。

また、静電結合プローブ４に静電結合される出力配線５７の延在領域５７ａの平面積が全て同じになっているため、静電結合プローブ４に出力される応答信号の信号強度が出力配線５７毎にばらつくのを抑制することができる。これにより、判定回路１６が誤判定するのをさらに防止することができる。

加えて、出力配線５７の延在領域５７ａが全て同じ方向に延在しているため、静電結合プローブ４によって検知される応答信号の強度が出力配線５７毎にばらつくのをさらに抑制することができる。

以上、本発明の好適な一実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいてさまざまな設計変更が可能なものである。例えば、上述した実施形態によると、検査工程において、静電結合プローブ４に静電結合される出力配線５７の延在領域５７ａの平面積が全て同じになっているが、静電結合プローブ４に静電結合される延在領域５７ａの平面積が互いに異なっていてもよい。

また、上述の実施形態によると、基板形成工程において、出力配線５７の延在領域５７ａが同じ方向に延在するようにフレキシブル回路基板５０ａを形成する構成であるが、出力配線の延在領域が異なる方向に延在するようにフレキシブル回路基板を形成する構成でもよい。

本発明に係る製造方法により製造されるＣＯＦの平面図である。 本発明に係る製造方法を示す工程図である。 図１に示す基板形成工程により形成されるフレキシブル回路基板の平面図である。 図１に示すドライバＩＣ実装工程を説明するための図である。 図１に示す検査工程において使用される回路基板検査装置の概略構成図である。 図５に示すVI−VI線に関する回路基板検査装置の部分断面図である。 図５に示す静電結合プローブの配置位置を示す図である。 図５に示す回路基板検査装置の機能ブロック図である。 図５に示す回路基板検査装置の作動を示すフローチャートである。 図１に示す基板カット工程を説明するための図である。

符号の説明

１ 回路基板検査装置
３ 入力プローブ
４ 静電結合プローブ
５ 同軸ケーブル
６ 絶縁シート
１０ 制御装置
１１ 制御信号生成回路
１２ 駆動電源
１３ フィルタ回路
１４ 増幅回路
１５ 積分回路
１６ 判定回路
１７ 検知装置
５０ ＣＯＦ
５０ａ フレキシブル回路基板
５１ シート基材
５２ ドライバＩＣ
５２ａ 入力端子
５２ｂ 出力端子
５３ 外部入力ランド
５４ 入力配線
５５ 回路入力ランド
５６ 回路出力ランド
５７ 出力配線
５７ａ 延在領域
５８ 外部出力ランド

Claims (3)

1. 集積回路が有する入力端子と接合される回路入力ランド、前記回路入力ランドと電気的に接続されている外部入力ランド、前記集積回路がさらに有する複数の前記出力端子とそれぞれ接合される複数の回路出力ランド、前記複数の回路出力ランドにそれぞれ対応して配設された複数の外部出力ランド、及び、前記回路出力ランド及び前記外部出力ランドと電気的に接続されていると共に前記回路出力ランドから前記外部出力ランドを越えて延在している複数の出力配線を備えている基板を形成する第１の工程と、
   前記入力端子と前記回路入力ランドとが接合されるように、且つ、前記出力端子と前記回路出力ランドとが接合されるように前記集積回路を前記基板に実装する第２の工程と、
   前記外部入力ランドから前記集積回路の前記入力端子に制御信号を入力することによって前記複数の出力端子のそれぞれから順に出力された応答信号を、前記出力配線における前記外部出力ランドを越えて延在する領域と静電結合された導電性薄膜である静電結合プローブによって順に検知し、検知結果に基づいて前記複数の出力端子と前記複数の回路出力ランドとが接合されているか否かを検査する第３の工程と、
   前記出力配線における前記外部出力ランドを越えて延在する領域を切り離す第４の工程とを備えていることを特徴とする回路基板の製造方法。
2. 前記出力配線は、前記静電結合プローブと静電結合される領域の平面積が、全て同じであることを特徴とする請求項１に記載の回路基板の製造方法。
3. 前記出力配線は、前記外部出力ランドを越えて延在する領域において、全て同じ方向に延在していることを特徴とする請求項１又は２に記載の回路基板の製造方法。
   

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