JPH1092972A - 集積回路用パッケージ - Google Patents

集積回路用パッケージ

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JPH1092972A
JPH1092972A JP9138446A JP13844697A JPH1092972A JP H1092972 A JPH1092972 A JP H1092972A JP 9138446 A JP9138446 A JP 9138446A JP 13844697 A JP13844697 A JP 13844697A JP H1092972 A JPH1092972 A JP H1092972A
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JP
Japan
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circuit board
integrated circuit
package
board
semiconductor die
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JP9138446A
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English (en)
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Jing S Goh
エス．ゴー ジング
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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Abstract

(57)【要約】 【課題】 ボードオンチップ（ＢＯＣ）デバイス用パッ
ケージにおける信号伝搬時間を短縮し、ワイヤのインピ
ーダンスを低減化する。 【解決手段】 本パッケージは、集積回路１１４を搭載
するための、第１の表面と第２の表面とを有する回路板
１２２と、前記回路板１２２の前記第２の表面上に位置
して、前記集積回路１１４を電気的に接続するためのコ
ネクションデバイスとを含み、前記集積回路１１４が前
記回路板１２２の前記第２の表面上に位置するようにな
っている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスのパ
ッケージングに関するものであって、更に詳細にはボー
ドオンチップ（ＢＯＣ）デバイスのパッケージングに関
する。
【０００２】
【従来の技術】半導体技術は一般的に、集積回路の速度
および密度の驚異的な上昇傾向を示している。これらの
傾向はいずれも、デバイス（能動素子）形状の全般的な
縮小によって促進されている。半導体デバイスが小型化
するにつれ、半導体ダイ上の能動素子相互の距離は縮ま
り、寄生効果（例えば、寄生容量）やスイッチング電流
はより小さくなってきている。電流流出やスイッチング
速度の全体的な特性が主として寄生効果によって支配さ
れるようなＣＭＯＳ等の技術においては、スイッチング
速度の改善に伴って全消費電力が減少することとなる。
全体としての速度は、距離が短縮されることによる能動
素子（例えば、トランジスタ）間の信号伝搬時間の短縮
によって更に改善される。今日のサブミクロン寸法に基
づく高速集積回路においては、数拾または数百ピコ秒の
遅延も識別できる。
【０００３】典型的には、集積回路ダイ（チップ、ある
いは半導体ダイ）は半導体ウエハからダイシングされ
（切り離し、あるいは個別化され）、集積回路チップ外
のシステムからの電気的接続を行うためのピン、リー
ド、半田（ボール）バンプ、あるいは導電性パッドを有
する集積回路パッケージ中に個々に装着される。次い
で、これらのパッケージは、集積回路チップを相互に接
続したシステムを含む回路板アセンブリーに組み込まれ
る。
【０００４】
【発明の解決しようとする課題】上述の集積回路速度お
よび密度の急速な進歩は集積回路アセンブリーに対して
チップレベルと回路板レベルの両方において新たな要求
を生み出す。これらの分野にて付随する進歩がなけれ
ば、高速デバイスのメリットの大半は失われる。集積回
路パッケージおよび回路板アセンブリーの両方における
ワイヤ伝搬遅延と伝送線効果については、かつては無視
できたのであるが、今日では高速集積回路に基づくシス
テムの全体的な性能を支配する重要な因子となってい
る。この新しい高密度技術によってもたらされる潜在能
力を持った高水準のシステム性能を発現する機会を生か
すためには、集積回路間の信号伝搬時間を短縮すること
が必要である。
【０００５】高レベルのシステム性能を実現するための
もう一つの重要な因子は信号駆動能力である。信号経路
が長くなると、雑音、漏話等にさらされる機会が増え、
しかも低インピーダンスの大電流駆動回路が集積回路チ
ップ（ダイ）上で必要となる。そのような回路は広いダ
イ面積を占める傾向があり、他の回路に利用できる面積
が減ったり、ダイ全体の寸法を大きくする必要が生じた
りし、それら自身により大きな遅延が導かれることにも
なる。明らかなように、高性能を実現するためには、信
号経路を短かくし、これに伴い信号駆動電流を小さくす
ることが好ましい。
【０００６】従来技術でも高密度チップアセンブリーお
よびパッケージについての多数の提案がなされかつ、実
現されてきた。そのような技術の１つは、”チップオン
ボード（ｃｈｉｐ−ｏｎ−ｂｏａｒｄ）”技術と呼ばれ
るもので、これによって集積回路ダイは、例えば、セラ
ミック、ガラス繊維等の回路板上のダイ搭載エリアへ直
接ボンディングされ、更にダイの端部に隣接する領域の
回路板のトレース（ｔｒａｃｅ）に対してワイヤボンデ
ィング（細いボンディングワイヤで以て）される。従来
の集積回路パッケージを使用しないため、従来可能であ
ったものよりもチップ間の距離を短縮でき、それによっ
て信号経路を短縮し、遅延を減らすことができる。
【０００７】
【課題を解決するための手段】本発明はワイヤおよび内
部リード線間に誘起されるインダクタンスを減らしてい
る。また、本発明のパッケージ構成ではあらゆる用途向
けのパッケージが提供される。本発明のパッケージは短
いトレースを提供して、好ましいインピーダンス結合を
つくる。そのような短いワイヤは、同期式ＤＲＡＭのよ
うな高速デバイスの動作のために重要な電気的インピー
ダンスを下げるように設計される。更に、本発明は母線
（ｂｕｓ ｂａｒ）へのワイヤショート（ｗｉｒｅ ｓ
ｈｏｒｔ）をなくし、またＴ／Ｆをなくす。更に、本発
明は超最新のモデル化装置の開発を無用とする。更に、
本発明はチップの正味寸法のパッケージを提供して、優
れたマッピング密度を導く。更に、本発明は曲がったリ
ードをなくすことができる。最後に、本発明は漏話によ
る雑音をなくし、より長いワイヤに付随する遅延を改善
する。
【０００８】本発明は、集積回路用のパッケージであっ
て、集積回路を搭載するための、第１の表面と第２の表
面とを有する回路板と、回路板の前記第１の表面上に位
置する、集積回路を電気的に接続するためのコネクショ
ンデバイスと、を含み、集積回路が第２の表面上に位置
するようになったパッケージを含む。
【０００９】
【発明の実施の形態】図１はプリント回路板１２２の長
手方向の端部に沿って半田ボール１００が配置されてい
る様子を示している。個々の半田ボール間に最大の間隔
を置くように、半田ボールはプリント回路板１２２の外
周に沿って配置することができる。半田ボール１００の
個数は半導体ダイ１１４へのコネクションの数に対応す
る。それまでにダイシングされている半導体ダイ１１４
は、例えば、ポリイミドテープやその他半導体ダイ１１
４をプリント回路板１２２へ接着させるのに適した接着
性の材料である付着装置によってプリント回路板１２２
へ搭載される。半導体ダイ１１４は半導体ダイの長手方
向に沿ってコネクションを備えたタイプのものが有利で
ある。電気的コネクションは半導体ダイ１１４の中心軸
に沿って配置することができる。半田ボール１００は、
金の材料でできたワイヤ１１８とトレース（図示されて
いない）とによって半導体ダイ１１４へ接続される。こ
れらのワイヤ１１８は、半導体ダイ１１４のプリント回
路板１２２に面する、あるいは接する側で半導体ダイに
接着される。ワイヤ１１８は半導体ダイ１１４から出
て、プリント回路板の孔１２０を通り、トレースへ接着
される。トレースはプリント回路板に沿って、あるいは
それを貫通して半田ボールへつながっている。プリント
回路板１２２を貫通する孔はプリント回路の縦方向の中
心軸に沿って配置することができる。半導体ダイ１１４
はエポキシ樹脂のようなシール材要素によって外部物体
から保護され、チップオンボード（ＣＯＢ）半導体デバ
イスが形成される。この用途においては、上下は絶対的
な意味を何も持たないが、半導体ダイ１１４から遠いほ
うの、半田ボール１００を備えたプリント回路板１２２
の側を上部と呼び、また半田ボール１００とは逆の半導
体ダイ１１４と同じ側をプリント回路板１２２の底部と
する。
【００１０】ワイヤ１１８および孔１２０を覆ってプリ
ント回路板１１２の上表面に形成されるシール材１１０
は、ワイヤを保護し、一般に湾曲した形状をしている。
底部のシール材１１２はプリント回路板１２２と半導体
ダイ１１４との間に形成され、接着手段１１６とワイヤ
１１８とをカプセル封止し、更に半導体ダイ１１４の側
面をカプセル封止する。底部のシール材１１２の底はほ
ぼ半導体ダイ１１４の底部と同一面にある。
【００１１】図２は、上面のシール材１１０がワイヤ１
１８の周りに形成されており、一般にプリント回路板１
２２の縦軸に対して直交していることを示している。こ
のパッケージングされたデバイスの高さは非常にコンパ
クトであり、およそ１０６７ミクロン（４２ミル）に過
ぎない。ワイヤ１１８は非常に短く、インダクタンスは
無視できる。プリント回路板１２２の底部と半導体ダイ
１１４の底部との間はおよそ３５６ミクロン（１４ミ
ル）であり、一方、プリント回路板１２２の上部から半
田ボール１００の上部までの高さはおよそ５０８ミクロ
ン（２０ミル）である。半導体ダイ１１４は、採用され
るダイ接着のタイプ／方法に依存して、プリント回路板
１２２の底部からおよそ２５ないし７６ミクロン（１な
いし３ミル）離れている。
【００１２】図３は図１および図２のパッケージの変形
例を示しており、ここでは、上部のシール材１２４は、
傾斜した側面を備えた、より角度のついた形状を有して
いる。上面図はシール材１２４がほぼ長方形の形状を有
していることを示している。
【００１３】次に図５を参照すると、図５は、底部のシ
ール材１２６が半導体ダイ１１４の底部と同一面にな
く、半導体ダイ１１４の底面を含む半導体ダイ１１４全
体をカプセル封止していることを示している。これによ
り、半導体ダイ１１４の保護は改善されるが、全体の高
さは約１２７０ミクロン（５０ミル）に増大する。
【００１４】図６は、上部シール材１１０が湾曲したも
のであることを示している。このパッケージの全体の高
さは約１２７０ミクロン（５０ミル）である。
【００１５】図７は、半導体ダイ１１４が底面も側面も
シール材によって取り囲まれていないことを示してい
る。接着剤１１６は孔１２０からプリント回路板１２２
の最も外側にまで拡がっている。接着剤１１６のこの拡
がりは半導体ダイ１１４のための安定な搭載用プラット
フォームを提供する。
【００１６】図８では、角度のついた上部シール材１２
４が、拡大された接着剤１１６と一緒に用いられてい
る。半導体ダイ１１４の寸法はプリント回路板１２２の
縦軸に沿ったプリント回路板１２２の長さとほぼ同じで
ある。
【００１７】図９は半田ボールを備えたプリント回路板
１２２の構造をした１つの構成を示している。この構造
は、エッチングやその他適当なプロセスによって形成さ
れ、プリント回路板１２２の上部表面から下方へプリン
ト回路板１２２中を貫通して導体２０２を露出させる孔
２００を含んでいる。例えば金あるいは銅である導電性
材料２０４が孔２００の壁にメッキされる。導電性のプ
ラグ２０６が孔２００中に堆積されて、プリント回路板
１２２の表面から導体２０２へ延びる導電性ビアが形成
される。コンタクト２０８はプラグ２０６に対して導通
しており、プリント回路板の上表面上に形成される。
【００１８】図１０ないし図１４は、本発明の原理に従
うデバイスを構築するためのプロセスを示している。
【００１９】プリント回路板１２２の縦方向の中心軸に
沿って孔１２０が形成される。孔１２０に隣接して、プ
リント回路板１２２の下側に接着剤１１６が配置され
る。次に半導体ダイ１１４が図１２に示されたように接
着手段１１６の上に設置される。
【００２０】図１３では、半導体ダイ１１４からプリン
ト回路板１２２中に位置する導体へ、ワイヤボンディン
グマシン（図示されていない）によってワイヤ１１８が
形成されている。図１４に示されたように、上部シール
材１２４がワイヤを保護し、一方、底部シール材１２６
が半導体ダイを保護する。これらの上部および底部のシ
ール材はモールディングマシン（図示されていない）に
よって形成される。このように、ワイヤを非常に短くで
き、長いワイヤの場合のインダクタンスを無くすことが
でき、半導体ダイへの好ましいインピーダンスおよび結
合が提供される。しかも、母線は不要となる。
【００２１】本発明は更に、ワイヤ設置プロセスの結果
生ずる曲がったリード線を解消または最小限に抑制する
ことができる。
【００２２】以上説明に関して更に以下の項を開示す
る。 （１）集積回路用パッケージであって、第１の表面と第
２の表面とを有し、集積回路を搭載するための回路板、
前記回路板の前記第１の表面上に位置して、前記集積回
路を電気的に接続するためのコネクションデバイス、を
含み、前記集積回路が前記第２の表面上に位置するよう
になった、集積回路用パッケージ。
【００２３】（２）第１項記載の集積回路用パッケージ
であって、前記集積回路がエポキシによって前記回路板
に接着される集積回路用パッケージ。
【００２４】（３）第１項記載の集積回路用パッケージ
であって、前記集積回路が接着用テープによって前記回
路板に接着される集積回路用パッケージ。
【００２５】（４）第３項記載の集積回路用パッケージ
であって、前記接着用テープがポリイミドテープである
集積回路用パッケージ。
【００２６】（５）第１項記載の集積回路用パッケージ
であって、前記回路板が、前記集積回路と前記コネクシ
ョンデバイスとを接続するためのワイヤを配置するため
の孔を有している集積回路用パッケージ。
【００２７】（６）第１項記載の集積回路用パッケージ
であって、前記コネクションデバイスが半田ボールを含
んでいる集積回路用パッケージ。
【００２８】（７）第１項記載の集積回路用パッケージ
であって、前記パッケージが更に、前記集積回路をシー
ルするためのシール材を含み、前記シール材が前記集積
回路の表面と同一面を形成している、集積回路用パッケ
ージ。
【００２９】（８）第１項記載の集積回路用パッケージ
であって、前記パッケージが更に、前記集積回路を完全
にカプセル封止するためのシール材を含んでいる集積回
路用パッケージ。
【００３０】（９）集積回路用パッケージは、前記集積
回路１１４を搭載するための、第１の表面と第２の表面
とを有する回路板１２２と、前記回路板１２２の前記第
２の表面上に位置して、前記集積回路１１４を電気的に
接続するためのコネクションデバイスとを含み、前記集
積回路１１４が前記回路板１２２の前記第２の表面上に
位置するようになっている。
【図面の簡単な説明】
【図１】上面にポッティング（ｐｏｔｔｉｎｇ）を施し
たパッケージダイの側面図。
【図２】ステッチ（ｓｔｉｔｃｈ）方式を採用したパッ
ケージダイの上面図。
【図３】上面にモールディングを施した別のパッケージ
ダイの側面図。
【図４】同じパッケージダイの上面図。
【図５】上面にモールディングを施した別のパッケージ
ダイを示す図。
【図６】上面にポッティングを施した図５のパッケージ
の変形を示す図。
【図７】上面にポッティングを施した別のパッケージの
別の側面図。
【図８】上面にモールディングを施した別のパッケージ
の別の側面図。
【図９】基板および半田バンプを示す図。
【図１０】本発明の工程を示す断面図であって、孔１２
０を開ける段階を示す断面図。
【図１１】本発明の工程を示す断面図であって、接着剤
を配置した段階を示す断面図。
【図１２】本発明の工程を示す断面図であって、半導体
ダイを設置した段階を示す断面図。
【図１３】本発明の工程を示す断面図であって、ワイヤ
を形成した段階を示す断面図。
【図１４】本発明の工程を示す断面図であって、シール
材を形成した段階を示す断面図。
【符号の説明】
１００ 半田ボール １１０ シール材 １１２ シール材 １１４ 半導体ダイ １１６ 接着剤 １１８ ワイヤ １２０ 孔 １２２ プリント回路板 １２４ シール材 １２６ シール材 ２００ 孔 ２０２ 導体 ２０４ 導電性材料 ２０６ 導電性プラグ ２０８ コンタクト

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 集積回路用パッケージであって、 第１の表面と第２の表面とを有する、集積回路を搭載す
    るための回路板、 前記回路板の前記第１の表面上に位置して、前記集積回
    路を電気的に接続するためのコネクションデバイス、を
    含み、 前記集積回路を前記第２の表面上に位置するようにし
    た、前記集積回路用パッケージ。
JP9138446A 1996-05-29 1997-05-28 集積回路用パッケージ Pending JPH1092972A (ja)

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JP (1) JPH1092972A (ja)
KR (1) KR970077545A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175159B1 (en) 1997-07-16 2001-01-16 Oki Electric Industry Co., Ltd. Semiconductor package
US6545366B2 (en) 2001-01-11 2003-04-08 Mitsubishi Denki Kabushiki Kaisha Multiple chip package semiconductor device
US6661099B2 (en) 1997-07-16 2003-12-09 Oki Electric Industry Co., Ltd. Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
US7453141B2 (en) 2005-02-18 2008-11-18 Shinko Electric Industries Co., Ltd. Semiconductor device package, method of manufacturing the same, and semiconductor device

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861290B1 (en) 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US6791194B1 (en) * 1996-05-30 2004-09-14 Hitachi, Ltd. Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same
USRE43112E1 (en) * 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
SG87769A1 (en) * 1998-09-29 2002-04-16 Texas Instr Singapore Pte Ltd Direct attachment of semiconductor chip to organic substrate
AU2294100A (en) * 1999-02-16 2000-09-04 Microelectronic Packaging Dresden Gmbh Packaging for a semiconductor chip
US7042070B2 (en) 1999-09-22 2006-05-09 Texas Instruments Incorporated Direct attachment of semiconductor chip to organic substrate
DE19954888C2 (de) * 1999-11-15 2002-01-10 Infineon Technologies Ag Verpackung für einen Halbleiterchip
DE10024376A1 (de) * 2000-05-17 2001-12-06 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US6577004B1 (en) * 2000-08-31 2003-06-10 Micron Technology, Inc. Solder ball landpad design to improve laminate performance
EP1205973A1 (en) * 2000-11-10 2002-05-15 United Test Center Inc. Low-profile semiconductor device and method for manufacturing the same
JP2002270762A (ja) * 2001-03-09 2002-09-20 Sony Corp 半導体装置
US6657132B2 (en) * 2001-03-15 2003-12-02 Micron Technology, Inc. Single sided adhesive tape for compound diversion on BOC substrates
US20020168799A1 (en) * 2001-05-10 2002-11-14 Kamran Manteghi Die mounting on a substrate
DE10127010B4 (de) * 2001-06-05 2009-01-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip auf einem spannungsreduzierten Substrat
DE10127009A1 (de) * 2001-06-05 2002-12-12 Infineon Technologies Ag Kunststoffgehäuse mit mehreren Halbleiterchips und einer Umverdrahtungsplatte sowie ein Verfahren zur Herstellung des Kunststoffgehäuses in einer Spritzgußform
DE10152694A1 (de) * 2001-10-19 2003-01-02 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens einem Halbleiterchip und einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
DE10154199A1 (de) * 2001-11-07 2003-02-06 Infineon Technologies Ag Elektronisches Bauteil mit Halbleiterchip und Systemträger mit Bauteilpositionen und Verfahren zu deren Herstellung
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
DE10238581B4 (de) * 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
DE10325029B4 (de) * 2003-06-02 2005-06-23 Infineon Technologies Ag Substratbasiertes Chip-Package
DE10327515B4 (de) * 2003-06-17 2009-07-30 Qimonda Ag Verfahren zum Herstellen eines substratbasierten IC-Packages
WO2005024940A1 (ja) * 2003-08-28 2005-03-17 Fujitsu Limited パッケージ構造、それを搭載したプリント基板、並びに、かかるプリント基板を有する電子機器
TWI504279B (zh) 2011-12-01 2015-10-11 Ind Tech Res Inst Ｍｅｍｓ音波感測器及其製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3179913A (en) 1962-01-25 1965-04-20 Ind Electronic Hardware Corp Rack with multilayer matrix boards
US3370203A (en) 1965-07-19 1968-02-20 United Aircraft Corp Integrated circuit modules
US3459998A (en) 1967-08-15 1969-08-05 Bell Telephone Labor Inc Modular circuit assembly
US3904934A (en) 1973-03-26 1975-09-09 Massachusetts Inst Technology Interconnection of planar electronic structures
US4288841A (en) 1979-09-20 1981-09-08 Bell Telephone Laboratories, Incorporated Double cavity semiconductor chip carrier
US4646128A (en) 1980-09-16 1987-02-24 Irvine Sensors Corporation High-density electronic processing package--structure and fabrication
US4502098A (en) 1981-02-10 1985-02-26 Brown David F Circuit assembly
JPS58178529A (ja) 1982-04-13 1983-10-19 Mitsubishi Electric Corp 混成集積回路装置
US5019945A (en) 1983-05-31 1991-05-28 Trw Inc. Backplane interconnection system
US4574331A (en) 1983-05-31 1986-03-04 Trw Inc. Multi-element circuit construction
US4727410A (en) 1983-11-23 1988-02-23 Cabot Technical Ceramics, Inc. High density integrated circuit package
JPS61111561A (ja) 1984-10-05 1986-05-29 Fujitsu Ltd 半導体装置
US4868712A (en) 1987-02-04 1989-09-19 Woodman John K Three dimensional integrated circuit package
US4862249A (en) 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US4953005A (en) 1987-04-17 1990-08-28 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US5016138A (en) 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
US4833568A (en) 1988-01-29 1989-05-23 Berhold G Mark Three-dimensional circuit component assembly and method corresponding thereto
DE3911711A1 (de) 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
US5091251A (en) 1989-05-29 1992-02-25 Tomoegawa Paper Co., Ltd. Adhesive tapes and semiconductor devices
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5227232A (en) 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
FR2675632B1 (fr) 1991-04-18 1997-04-30 Texas Instruments France Dispositif de conditionnement de circuits integres
US5239448A (en) 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5491362A (en) 1992-04-30 1996-02-13 Vlsi Technology, Inc. Package structure having accessible chip
US5336928A (en) 1992-09-18 1994-08-09 General Electric Company Hermetically sealed packaged electronic system
JP3267409B2 (ja) 1992-11-24 2002-03-18 株式会社日立製作所 半導体集積回路装置
US5479319A (en) 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
US5444296A (en) 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
US5384689A (en) 1993-12-20 1995-01-24 Shen; Ming-Tung Integrated circuit chip including superimposed upper and lower printed circuit boards
JPH07288385A (ja) 1994-04-19 1995-10-31 Hitachi Chem Co Ltd 多層配線板及びその製造法
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP3146849B2 (ja) 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
US5889333A (en) 1994-08-09 1999-03-30 Fujitsu Limited Semiconductor device and method for manufacturing such
IT1272817B (it) 1994-08-24 1997-06-30 Consorzio Eagle Procedimento per il montaggio di circuiti integrati su pannelli di circuiti stampati
DE9417734U1 (de) 1994-11-08 1995-03-16 Zentrum Mikroelektronik Dresden GmbH, 01109 Dresden Halbleiteranordnung für Chip-Module
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
KR0144164B1 (ko) 1995-05-12 1998-07-01 문정환 엘오씨 반도체 패키지 및 반도체 장치를 패키징하는 방법
JP2970491B2 (ja) 1995-09-20 1999-11-02 ソニー株式会社 半導体パッケージ及びその製造方法
US5834336A (en) 1996-03-12 1998-11-10 Texas Instruments Incorporated Backside encapsulation of tape automated bonding device
US5731542A (en) 1996-05-23 1998-03-24 Motorola, Inc. Apparatus and method for mounting an electronic component to a substrate and method for spray-cooling an electronic component mounted to a substrate
US5784260A (en) 1996-05-29 1998-07-21 International Business Machines Corporation Structure for constraining the flow of encapsulant applied to an I/C chip on a substrate
KR19980020726A (ko) 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
US5866949A (en) 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
US5798567A (en) 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
US6049129A (en) 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175159B1 (en) 1997-07-16 2001-01-16 Oki Electric Industry Co., Ltd. Semiconductor package
US6661099B2 (en) 1997-07-16 2003-12-09 Oki Electric Industry Co., Ltd. Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
US6890796B1 (en) 1997-07-16 2005-05-10 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected
US7129587B2 (en) 1997-07-16 2006-10-31 Oki Electric Industry Co., Ltd. Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
US7365439B2 (en) 1997-07-16 2008-04-29 Oki Electric Industry Co., Ltd. Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
US8018076B2 (en) 1997-07-16 2011-09-13 Oki Semiconductor Co., Ltd. Semiconductor device, semiconductor package for use therein, and manufacturing method thereof
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