JPS61111561A - 半導体装置 - Google Patents

半導体装置

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JPS61111561A
JPS61111561A JP59209238A JP20923884A JPS61111561A JP S61111561 A JPS61111561 A JP S61111561A JP 59209238 A JP59209238 A JP 59209238A JP 20923884 A JP20923884 A JP 20923884A JP S61111561 A JPS61111561 A JP S61111561A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不良チップの救済が可能な大規模集積回路（Ｌ
ＳＩ）の構造に関する。
ＬＳＩは近年ますます大規模化が進み、それに伴いチッ
プサイズは大きくなり、ウェハ規模のＬＳＩが検討され
始めウェハインテグレーション（ウェハＩＣ）、または
機能ウェハと呼ばれるＬＳＩが出現するようになった。
この場合は不良チップの発生確率は大きく、かつ試験が
難しくなる。
ウェハＩＣは、多チップが形成された基板をチップ毎に
スクライブしないで、まとめてアセンブリを行う。また
チップは同一バンドレイアウト、同−面積等の要素はマ
スクスライス的な自動設計の適用が可能となる。
このようなＬＳＩを実現するためには、従来のワイヤボ
ンディングを用いたアセンブリ技術により、大きな千ノ
ブ乃至はウェハの周辺に並んだパッドだけで入出力（Ｉ
ｌｏ）を行うと、内部の複雑な回路を完全にアクセスで
きなくなってしまうので、結局はもっと小さいチップの
集合にして部分的に試験ができ、不良のチップはつぶし
て、その部分のチップを置き換える技術が必要になって
く　る。
〔従来の技術と発明が解決しようとする問題点〕第６図
は従来例によるＬＳＩの要点を示す断面図である。
図において、ウェハ１上に置き換え用チップ８をフェイ
スアップに載せ、ウェハ上に形成され゛たパッド４と、
チップ上に形成されたパッド９間を１パツド宛ワイヤ１
２を用いてワイヤボンディングして結線していた。
この場合は、作業性が悪く、ボンディングバットの面積
が大きく、微細化に問題があった。
第７図は他の従来例によるＬＳＩの要点を示す断面図で
ある。
図において、フリップチップ法を用いて、チップ８をフ
ェイスダウンにバンプ（導電パターンの半球状の肉厚部
）　９Ｂを、ウェハ１上に形成されたハンプ４Ｂに載せ
、ハンプ同志を熔融して結線する。
またはハンプの代わりに、ビームリードによりウェハと
チップ間の結線をしていた。
この場合はチップの位置合わせ精度、ハンプを形成する
ソルダの密着性、バンプパッドの容量による速度の低下
、バンド下の素子の破壊、放熱等の問題があった。
〔問題点を解決するための手段〕
上記問題点の解決は、複数個の半導体チップ領域を有す
る基板の該チップ領域間の配線を、導電パターンを形成
した第１のコンタクトフィルムで行い、かつ該第１のコ
ンタクトフィルムには前記チップ領域の内少なくとも１
個に相当する部分を除去して空白部を形成し、該空白部
に置き換え用チップを挿入し、導電パターンを形成した
第２のコンタクトフィルムて該置き換え用チップの上を
覆い、装置き換え用チップと該基板に形成されたチア１
δ■域間の結線を行ってなる本発明による半導体装置に
より達成される。
前記該置き換え用チップと該基板に形成されたチップ領
域間の結線を、第２のコンタクトフィルムと第１のコン
タクトフィルム間で行ってもよく、また第２のコンタク
トフィルムと基板間で行ってもよい。
〔作用〕
本発明によれば、各チップを独立チップで構成ずれは、
試験と故障検出は容易にできる。可撓性フィルＪ、に形
成された導電パターンとウェハ乃至チップ」−に形成さ
れたバットを多数同時にボンデインクすることができ作
業性が向」ニし、また置き模えアップの１３代および結
線はＬＳＩの構成上から精度を必要としない。
〔実施例］ 第１図（ａｌ、　（ｂｌはそれぞれ本発明の一実施例に
よるＬＳＩの要点を示す平面図とＡ−Ａ断面図である。
図において、ｌは多チップを形成したペースウェハで、
２は各チップ領域、３はチップ領域間のスクライブ領域
、４はチップ領域上に形成されたパッド、５は第１のコ
ンタクトフィルム、６はその両面に形成された導電パタ
ーン、７は不良チップに相当する部分を除去した第１の
コンタクトフィルムの空白部、８は置き換え用チップ、
９は置き換え用チップに形成されたバンド、１０は第２
のコンタクトフィルム、１１は第２のコンタクトフィル
ムの両面に形成された導電パターンを示す。
各チップ間配線はスクライブ領域３上において、第１の
コンタクトフィルム５に形成された導電パターン６によ
ってなされる。置き換え用チップ８の接続は第２のコン
タクトフィルム１０の導電バタ７１１　ト’ｆｒ　１の
コンタクトフィルム５の導電パターン６とをボンディン
グして行う。
第２図は本発明の他の実施例によるＬＳＩの要点を断面
図である。
図において、置き換え用チップ８の接続は第２のコンタ
クトフィルム１０の導電パターン１１と基板上のパッド
４とをボンディングして行う。
つぎにこのＬＳＩの構成の順序を説明する。
（ｉ）ｆｃの中を複数のチップ２に分け、同面積、同バ
ットレイアウトをもち、スクライブ可能なチップアレイ
で構成する。以上は従来のＩＣウェハと外観」二同じ形
態であるが、各チップが異なった回路Ａ、Ｂ、Ｃ，・・
・で構成される（第３図）。
バット３はチップ２の周辺部に配置する。（第・１図）
。
（１１）ウェハ段階てチップ毎にチップ毎に試験し、不
良チップの分布具合でウェハＩＣ用ベースウェハ１と置
き換え用ウェハとに分ける。
置き換え用ウェハはスクライブして、良品チップのめを
取り出して不良置き換え用チップ８とする。
（ｉｉｉ　）ペースウェハＩは熱伝導の良いステージ上
に固定する。
（１ｖ）ベースウェハ１に不良チップがあるときは、第
１のコンタクトフィルム５の対応部分をチップ２領域よ
り僅かに大きい寸法で打ち抜いてカプトして空白部７を
作る。
（ｖ）導電パターンを印刷した第１のコンタクトフィル
ム５をベースウェハ１に被せてパッド２との間に電気コ
ンタクトをとる（パッド間、パッド−パッケージ間）（
第５図）。
（ｖｌ）第１のコンタクトフィルム５の上面には、打抜
きカットラインを横切るようなプリノジバノド６Ａを設
け、このカット枠内側においてはフィルム下面に露出し
たプリノジバノド６への対ウェハコンタクトパッドとチ
ップ２上のパッド４と結線し、カプト枠外側（スクライ
ブ領域上）においては、チップ−チップ間配線パターン
６と結線する構成とする。
（ｖｉｉ）空白部７に置き換え用チップ８を挿入し、グ
イ付けを行う。
（ｖｉｉｉ　）その上から第２のコンタクトフィルム１
０を被せて、置き換え用チップ８のパッド９と、第１の
コンタクトフィルム５の上に残ったプリソジパノド６Ａ
の１部とを結線する。
（ｉｘ）第２のコンタクトフィルム１０の上面にもコン
タクトパッドと同電位のパッド１１を有する。
ごのバ／ト’ｌｌはアセンブリ後の試験に使う。
（Ｘ）第２図の実施例の場合は、第２のコンタクトソイ
ルＪ、１０で置き換え用千ツブ８の＋ｉ１つたベース・
シエハｌ仝面を覆うため、フィルムは適度の弾性のある
材料で形成し、導電パターンは金等の伸びや変形に耐久
力のある物質で形成して置き換え用チップ８の回りの被
覆に対する問題点を克服する。
第２のコンタクトフィルム１０上面にプリソジパノｔ”
１１八を設け、チップエツジでの短絡を防止する。
以上の構成によると、つぎのような効果を生じる。
輸）独立チップとしてテストできるので、浅い論理回路
の試験をすることになり、容易に故障検出かできる。
輸）ウェハ乃至チップ上をフィルムで覆うので、保護膜
となる。
（ｉｉｉ　）多バンドを同時にボンディングできる。ま
た透明フィルムを用いると、位置合わせが容易となる。
（ｉｖ　）スクライブ後のチップをマルチアセンブルす
るのと比較して、チップ合わせが不要となる。
（ｖ）置き換え用チップかベースウェハと同時に製作で
きる（置き換え専用の別チップ不要）。
（ｖｉ　）不良チップの救済に際しては、アセンブリ工
程の範囲内の機械的作業のみで可能で、フユーズ溶断や
状態書込等の電気あるいは光学的処理や、またウニハエ
程も必要としない。
（ｖｉｉ）置き換え用の切り換え回路等は一切必要なく
、その分パワ、スピード、集積度の点で有利である。
（ｖｉｉ）置き換え用チップの放熱はウェハにヘタ付け
のため比較的良好である。
（ｉｘ　）アセンブリ後の試験はフィルム上のパッドを
使い可能となる。
〔発明の効果〕
以上詳細に説明したように本発明Ｇこよれば、試験が容
易で、不良チップ救済の可能なＬＳＩが得られる。
【図面の簡単な説明】
第［図（ａｌ、　（ｂｌはそれぞれ本発明の一実施例に
よるＬＳＩの要点を示す平面図とΔ−Δ断面図、第２図
は本発明の他の実施例によるＬＳＩの要点、を断面図、 第３図はウェハの平面図、 第４図はウェハの拡大平面図、 第５図は第１のコンタクトフィルムをウェハ上に”？ｌ
ｊ、−ＩＬる状態を示す斜視図、第６図は従来例による
ＬＳＩの要点を示す断面図、 第７図は他の従来例によるＬＳＩの要点を示す断面図で
ある。 図において、 ［はヘースウエハ、　　２はチップ、 ３はスクライブ領域１ 、！ばパッド、　　　　　　４［１はハンプ、５は第１
のコンタクトフィルム、 ６は導電パターン、 ６八は）゛す・７ジパノト、 ７は第１のコンタクトフィルム５の空白部、８は置き換
え用チップ、 ９はバンド、　　　　　　９Ｂはハンプ１０は第２のコ
ンタクトフィルム、 １１は導電パターン、 １１八はフ′す・ンジバッド １２はワイヤ を示す。 第　１　区 第２？ ！

Claims (3)

    【特許請求の範囲】
  1. （１）複数個の半導体チップ領域を有する基板の該チッ
    プ領域間の配線を、導電パターンを形成した第１のコン
    タクトフィルムで行い、かつ該第１のコンタクトフィル
    ムには前記チップ領域の内少なくとも１個に相当する部
    分を除去して空白部を形成し該空白部に置き換え用チッ
    プを挿入し、導電パターンを形成した第２のコンタクト
    フィルムて該置き換え用チップの上を覆い、該置き換え
    用チップと該基板に形成されたチップ領域間の結線を行
    ってなることを特徴とする半導体装置。
  2. （２）前記該置き換え用チップと該基板に形成されたチ
    ップ領域間の結線を第２のコンタクトフィルムと第１の
    コンタクトフィルム間で行ってなることを特徴とする特
    許請求の範囲第１項記載の半導体装置。
  3. （３）前記該置き換え用チップと該基板に形成されたチ
    ップ領域間の結線を第２のコンタクトフィルムと基板間
    で行ってなることを特徴とする特許請求の範囲第１項記
    載の半導体装置。
JP59209238A 1984-10-05 1984-10-05 半導体装置 Granted JPS61111561A (ja)

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Application Number Priority Date Filing Date Title
JP59209238A JPS61111561A (ja) 1984-10-05 1984-10-05 半導体装置
DE8585401948T DE3571535D1 (en) 1984-10-05 1985-10-04 Integrated circuit semiconductor device formed on a wafer
US06/784,439 US4721995A (en) 1984-10-05 1985-10-04 Integrated circuit semiconductor device formed on a wafer
EP85401948A EP0178227B1 (en) 1984-10-05 1985-10-04 Integrated circuit semiconductor device formed on a wafer

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JP59209238A JPS61111561A (ja) 1984-10-05 1984-10-05 半導体装置

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JPS61111561A true JPS61111561A (ja) 1986-05-29
JPH0577184B2 JPH0577184B2 (ja) 1993-10-26

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EP (1) EP0178227B1 (ja)
JP (1) JPS61111561A (ja)
DE (1) DE3571535D1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01500944A (ja) * 1986-09-26 1989-03-30 ゼネラル・エレクトリック・カンパニイ 多重チップ集積回路パッケージ、集積回路チップのパッケージ及び集積回路チップをパッケージする方法
JP2018531504A (ja) * 2015-09-02 2018-10-25 オキュラス ブイアール，エルエルシー 半導体デバイスの組立
US10916192B2 (en) 2016-04-26 2021-02-09 Facebook Technologies, Llc Display with redundant light emitting devices

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305398B1 (en) * 1986-05-01 1991-09-25 Honeywell Inc. Multiple integrated circuit interconnection arrangement
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
DE3777164D1 (de) * 1986-09-26 1992-04-09 Gen Electric Verfahren und anordnung zum pruefen elektronischer schaltungen und integrierter schaltungschips mit einer loesbaren bedeckungsschicht.
US4937203A (en) * 1986-09-26 1990-06-26 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US5094709A (en) * 1986-09-26 1992-03-10 General Electric Company Apparatus for packaging integrated circuit chips employing a polymer film overlay layer
US4866508A (en) * 1986-09-26 1989-09-12 General Electric Company Integrated circuit packaging configuration for rapid customized design and unique test capability
JPS63131561A (ja) * 1986-11-18 1988-06-03 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 電子パツケージ
US4835704A (en) * 1986-12-29 1989-05-30 General Electric Company Adaptive lithography system to provide high density interconnect
US5191224A (en) * 1987-04-22 1993-03-02 Hitachi, Ltd. Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein
US4933810A (en) * 1987-04-30 1990-06-12 Honeywell Inc. Integrated circuit interconnector
US5089881A (en) * 1988-11-03 1992-02-18 Micro Substrates, Inc. Fine-pitch chip carrier
US5038201A (en) * 1988-11-08 1991-08-06 Westinghouse Electric Corp. Wafer scale integrated circuit apparatus
DE68929282T2 (de) * 1988-11-09 2001-06-07 Nitto Denko Corp., Ibaraki Leitersubstrat, Filmträger, Halbleiteranordnung mit dem Filmträger und Montagestruktur mit der Halbleiteranordnung
JPH02174255A (ja) * 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5349219A (en) * 1989-06-15 1994-09-20 Fujitsu Limited Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device
WO1991000618A1 (en) * 1989-07-03 1991-01-10 General Electric Company Electronic systems disposed in a high force environment
US5231304A (en) * 1989-07-27 1993-07-27 Grumman Aerospace Corporation Framed chip hybrid stacked layer assembly
GB8918482D0 (en) * 1989-08-14 1989-09-20 Inmos Ltd Packaging semiconductor chips
US5239191A (en) * 1990-01-19 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor wafer
US5157255A (en) * 1990-04-05 1992-10-20 General Electric Company Compact, thermally efficient focal plane array and testing and repair thereof
US5146303A (en) * 1990-04-05 1992-09-08 General Electric Company Compact, thermally efficient focal plane array and testing and repair thereof
US5237203A (en) * 1991-05-03 1993-08-17 Trw Inc. Multilayer overlay interconnect for high-density packaging of circuit elements
JP2715810B2 (ja) * 1991-07-25 1998-02-18 日本電気株式会社 フィルムキャリア半導体装置とその製造方法
US5184284A (en) * 1991-09-03 1993-02-02 International Business Machines Corporation Method and apparatus for implementing engineering changes for integrated circuit module
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5355019A (en) * 1992-03-04 1994-10-11 At&T Bell Laboratories Devices with tape automated bonding
JPH06151685A (ja) * 1992-11-04 1994-05-31 Mitsubishi Electric Corp Ｍｃｐ半導体装置
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US6222212B1 (en) 1994-01-27 2001-04-24 Integrated Device Technology, Inc. Semiconductor device having programmable interconnect layers
US5766972A (en) * 1994-06-02 1998-06-16 Mitsubishi Denki Kabushiki Kaisha Method of making resin encapsulated semiconductor device with bump electrodes
US5698895A (en) 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6080596A (en) * 1994-06-23 2000-06-27 Cubic Memory Inc. Method for forming vertical interconnect process for silicon segments with dielectric isolation
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
US6486528B1 (en) 1994-06-23 2002-11-26 Vertical Circuits, Inc. Silicon segment programming apparatus and three terminal fuse configuration
US5891761A (en) * 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US6124633A (en) * 1994-06-23 2000-09-26 Cubic Memory Vertical interconnect process for silicon segments with thermally conductive epoxy preform
US6255726B1 (en) 1994-06-23 2001-07-03 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US5830782A (en) * 1994-07-07 1998-11-03 Tessera, Inc. Microelectronic element bonding with deformation of leads in rows
US6828668B2 (en) * 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6429112B1 (en) 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US5666003A (en) * 1994-10-24 1997-09-09 Rohm Co. Ltd. Packaged semiconductor device incorporating heat sink plate
US5639683A (en) * 1994-12-01 1997-06-17 Motorola, Inc. Structure and method for intergrating microwave components on a substrate
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US5653019A (en) * 1995-08-31 1997-08-05 Regents Of The University Of California Repairable chip bonding/interconnect process
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
US5936311A (en) * 1996-12-31 1999-08-10 Intel Corporation Integrated circuit alignment marks distributed throughout a surface metal line
US6040624A (en) * 1997-10-02 2000-03-21 Motorola, Inc. Semiconductor device package and method
US6084306A (en) * 1998-05-29 2000-07-04 Texas Instruments Incorporated Bridging method of interconnects for integrated circuit packages
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
JP2001165998A (ja) * 1999-12-10 2001-06-22 Mitsubishi Electric Corp 半導体モジュール
EP1215725A3 (de) * 2000-12-18 2005-03-23 cubit electronics Gmbh Anordnung zur Aufnahme elektrischer Bauteile und kontaktloser Transponder
JP2003298002A (ja) * 2002-04-02 2003-10-17 Mitsubishi Electric Corp 半導体モジュール
JP2003298003A (ja) * 2002-04-03 2003-10-17 Mitsubishi Electric Corp 半導体モジュール
JP3828473B2 (ja) * 2002-09-30 2006-10-04 株式会社東芝 積層型半導体装置及びその製造方法
US7636234B2 (en) * 2004-08-09 2009-12-22 Lam Research Corporation Apparatus configurations for affecting movement of fluids within a microelectric topography processing chamber

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
JPS5915183B2 (ja) * 1976-08-16 1984-04-07 株式会社日立製作所 マトリツクス配線基板
FR2382101A1 (fr) * 1977-02-28 1978-09-22 Labo Electronique Physique Dispositif a semi-conducteur, comportant des pattes metalliques isolees
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01500944A (ja) * 1986-09-26 1989-03-30 ゼネラル・エレクトリック・カンパニイ 多重チップ集積回路パッケージ、集積回路チップのパッケージ及び集積回路チップをパッケージする方法
JP2018531504A (ja) * 2015-09-02 2018-10-25 オキュラス ブイアール，エルエルシー 半導体デバイスの組立
US10878733B2 (en) 2015-09-02 2020-12-29 Facebook Technologies, Llc Assembly of semiconductor devices using multiple LED placement cycles
US10916192B2 (en) 2016-04-26 2021-02-09 Facebook Technologies, Llc Display with redundant light emitting devices
US11727869B2 (en) 2016-04-26 2023-08-15 Meta Platforms Technologies, Llc Display with redundant light emitting devices

Also Published As

Publication number Publication date
US4721995A (en) 1988-01-26
JPH0577184B2 (ja) 1993-10-26
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EP0178227A2 (en) 1986-04-16
EP0178227B1 (en) 1989-07-12

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