JPS5915183B2 - マトリツクス配線基板 - Google Patents
マトリツクス配線基板Info
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- JPS5915183B2 JPS5915183B2 JP51097072A JP9707276A JPS5915183B2 JP S5915183 B2 JPS5915183 B2 JP S5915183B2 JP 51097072 A JP51097072 A JP 51097072A JP 9707276 A JP9707276 A JP 9707276A JP S5915183 B2 JPS5915183 B2 JP S5915183B2
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、配線基板、特にマルチチップ集積回 。
路用のマトリックス配線基板に関するものである。電話
交換機を始めとする通信装置の通話路スイッチや伝送路
に入る各種電子部品においては、動作時のオン抵抗のバ
ラツキが小さいことが要求される。例えば、電話交換機
用通話路スイッチにお 、いては、音声品質に対する考
慮から一般的にオン抵抗は数％から１０％以内にバラツ
キを押える必要があわ、画像信号を扱う場合はさらにバ
ラツキの少いことが要求される。マトリックス状に構成
された通話路スイッチは、通常、交差点の座標によつて
入出力間線路長が大５ 巾に異つてしまうが、交差点に
機械接点を用いた通話路スイッチでは導体抵抗を数ｌ０
０ｍΩのオーダにできるため、オン抵抗のバラツキは問
題とならないが、交差点に半導体スイッチを用いた場合
には、半導体素子自体の抵抗と回路基板の導体０ 抵抗
がともに比較的大きいためにそのバラツキも大きく問題
となる。
交換機を始めとする通信装置の通話路スイッチや伝送路
に入る各種電子部品においては、動作時のオン抵抗のバ
ラツキが小さいことが要求される。例えば、電話交換機
用通話路スイッチにお 、いては、音声品質に対する考
慮から一般的にオン抵抗は数％から１０％以内にバラツ
キを押える必要があわ、画像信号を扱う場合はさらにバ
ラツキの少いことが要求される。マトリックス状に構成
された通話路スイッチは、通常、交差点の座標によつて
入出力間線路長が大５ 巾に異つてしまうが、交差点に
機械接点を用いた通話路スイッチでは導体抵抗を数ｌ０
０ｍΩのオーダにできるため、オン抵抗のバラツキは問
題とならないが、交差点に半導体スイッチを用いた場合
には、半導体素子自体の抵抗と回路基板の導体０ 抵抗
がともに比較的大きいためにそのバラツキも大きく問題
となる。
ことに複数個の交差点をマトリックス状に構成するには
、複数個の半導体チップを同一回路基板にマルチチップ
実装する必要があり、このような場合にはチップの位置
によつて５ 通話路となる配線長が異なわ、配線抵抗の
バラツキをもたらす。この欠点は線巾によつて調整可能
であるが、実際には通話路となるＸ方向およびＹ方向の
多数のマルチ接続配線や、制御用配線等によつて配線密
度が高くなるため線巾を自由に調整ノ０ することはで
きない。本発明の目的は、上記した問題を解決し、どの
交差点を通る配線抵抗も一定となるようなマトリックス
配線基板を提供することにある。
、複数個の半導体チップを同一回路基板にマルチチップ
実装する必要があり、このような場合にはチップの位置
によつて５ 通話路となる配線長が異なわ、配線抵抗の
バラツキをもたらす。この欠点は線巾によつて調整可能
であるが、実際には通話路となるＸ方向およびＹ方向の
多数のマルチ接続配線や、制御用配線等によつて配線密
度が高くなるため線巾を自由に調整ノ０ することはで
きない。本発明の目的は、上記した問題を解決し、どの
交差点を通る配線抵抗も一定となるようなマトリックス
配線基板を提供することにある。
本発明の特徴とするところは、マルチチップ実フ５ 装
によつてマトリックス回路を構成する配線基板において
、各チップ電極を接続する配線を、隣接２チップの端子
電極間の接続配線と、これら各２チップ間接続配線の中
点同士の接続配線とに分けて構成したことにある。
によつてマトリックス回路を構成する配線基板において
、各チップ電極を接続する配線を、隣接２チップの端子
電極間の接続配線と、これら各２チップ間接続配線の中
点同士の接続配線とに分けて構成したことにある。
１０以下本発明を実施するのに好適な具体的実施例を詳
細に説明する。
細に説明する。
第１図は本発明にかかるマトリックス回路の一例を示し
、１はその交差点素子であつて図示例は入線Ｘが８出線
Ｙが４の８×４のマトリックスを１５構成していること
を示す。
、１はその交差点素子であつて図示例は入線Ｘが８出線
Ｙが４の８×４のマトリックスを１５構成していること
を示す。
回路図のかこみは１つの半導体チップ２より形成されて
いることを示す。第２図は第１図の交差点素子１を形成
した半導体チツプ２を示し、第２図ａはその平面図、第
２図ｂはその０−０１線断面図である。同図において、
３は配線基板にフェースダウンポンチインクするための
接続用パンプであり、Ａ，，Ａ２は例えば入線Ｘ用端子
電極、Ｋ，，Ｋ２は出線Ｙ用端子電極である。第３図は
本発明の一実施例における第１図のマトリツクス配線基
板４を示すもので、Ａ−Ｈの各半導体チツプ２は第１図
のＡ−Ｈに対応する。
いることを示す。第２図は第１図の交差点素子１を形成
した半導体チツプ２を示し、第２図ａはその平面図、第
２図ｂはその０−０１線断面図である。同図において、
３は配線基板にフェースダウンポンチインクするための
接続用パンプであり、Ａ，，Ａ２は例えば入線Ｘ用端子
電極、Ｋ，，Ｋ２は出線Ｙ用端子電極である。第３図は
本発明の一実施例における第１図のマトリツクス配線基
板４を示すもので、Ａ−Ｈの各半導体チツプ２は第１図
のＡ−Ｈに対応する。
前記配線基板４は例えばセラミツク基板であつてリード
端子が接続される周辺端子部５（リード端子は図示を省
略）を有している。６〜１０はいずれも配線導体を示し
、実線と破線は２層にわかれて配線されていることを示
す。
端子が接続される周辺端子部５（リード端子は図示を省
略）を有している。６〜１０はいずれも配線導体を示し
、実線と破線は２層にわかれて配線されていることを示
す。
本実施例では各半導体チツブＡ，Ｂ，Ｃ，ＤおよびＥ，
Ｆ，Ｇ，Ｈ（７）Ｙ線用マルチ接続配線を、ＡとＢ，Ｃ
＜！ｌ：Ｄ，ＥとＦ，ＧとＨの各隣接２チツプ間の接続
配線６と、これら各２チツプ間の接続配線６の中点同士
の接続配線７とにわけて構成する。
Ｆ，Ｇ，Ｈ（７）Ｙ線用マルチ接続配線を、ＡとＢ，Ｃ
＜！ｌ：Ｄ，ＥとＦ，ＧとＨの各隣接２チツプ間の接続
配線６と、これら各２チツプ間の接続配線６の中点同士
の接続配線７とにわけて構成する。
さらに周辺端子部５へは各接続配線７の中点から配線導
体８により引き出す。一方、接続配線９および１０につ
いても同様に構成する。第４図および第５図は本発明の
他の実施例を示す平面図で、第６図は第５図のＰ−Ｐ″
線断面図である。
体８により引き出す。一方、接続配線９および１０につ
いても同様に構成する。第４図および第５図は本発明の
他の実施例を示す平面図で、第６図は第５図のＰ−Ｐ″
線断面図である。
本実施例では、第３図の２チツプ間接続配線６の中点同
士を接続する接続配線７を、接続配線６と断面上に｝い
て別の導体層に形成し、半導体チツプ間マルチ接続配線
をほぼ同一線上で行つたものである。
士を接続する接続配線７を、接続配線６と断面上に｝い
て別の導体層に形成し、半導体チツプ間マルチ接続配線
をほぼ同一線上で行つたものである。
すなわち、第４図ではＹ線用接続配線において前記接続
配線７に相当する接続配線１０７を下層に形成し、その
上層に第５図で示すように隣接２チツプ間の接線配線１
０６および周辺端子部１０５への引出用配線導体１０８
を形成している。Ｘ線用接続配線についてもほぼ類似に
構成する。第６図は第５図のＰ−Ｙ線断面図であつて、
隣接２チツプ間の接続配線１０６および引出用配線導体
１０８と、接続配線１０６の中点同士の接続配線１０７
とは、絶縁層１２０を介して前記接続配線１０６の中点
でスルーホール接続１２１によつて接続されている。以
上の構成は、厚膜多層印刷法あるいは導体層を形成した
シートをつみ重ねる積層法等の一般的なセラミツク厚膜
配線技術によつて容易に可能である。
配線７に相当する接続配線１０７を下層に形成し、その
上層に第５図で示すように隣接２チツプ間の接線配線１
０６および周辺端子部１０５への引出用配線導体１０８
を形成している。Ｘ線用接続配線についてもほぼ類似に
構成する。第６図は第５図のＰ−Ｙ線断面図であつて、
隣接２チツプ間の接続配線１０６および引出用配線導体
１０８と、接続配線１０６の中点同士の接続配線１０７
とは、絶縁層１２０を介して前記接続配線１０６の中点
でスルーホール接続１２１によつて接続されている。以
上の構成は、厚膜多層印刷法あるいは導体層を形成した
シートをつみ重ねる積層法等の一般的なセラミツク厚膜
配線技術によつて容易に可能である。
以上説明したように本発明によれば、マルチチツプ実装
してマトリツクス回路を構成する配線基板において、各
半導体チツプの端子電極を接続する配線を、隣接２チツ
プの電極間を接続する配線と、これら２チツプ間配線の
中点同士を接続する配線とに分けて構成したので、全交
差点の配線長のバラツキを極めて少くすることが出来、
したがつて各交差点間の配線抵抗を一定にすることが可
能とな板電話交換機用通話路スイツチに用いることによ
つて音声品質の安定化を実現することができる。
してマトリツクス回路を構成する配線基板において、各
半導体チツプの端子電極を接続する配線を、隣接２チツ
プの電極間を接続する配線と、これら２チツプ間配線の
中点同士を接続する配線とに分けて構成したので、全交
差点の配線長のバラツキを極めて少くすることが出来、
したがつて各交差点間の配線抵抗を一定にすることが可
能とな板電話交換機用通話路スイツチに用いることによ
つて音声品質の安定化を実現することができる。
またこの配線基板において、２層配線として平面的には
同一直線上に構成することにより、配線密度の高いマト
リツクス配線基板を容易に作成することができる。
同一直線上に構成することにより、配線密度の高いマト
リツクス配線基板を容易に作成することができる。
この場合、もともと２層以上の多層配線構造となるため
、新たな工程の追加はなく、極めて容易に実施すること
ができる。なお、本発明は、セラミツクを用いた薄膜回
路、厚膜印刷回路ばかｖでなく、一般のプリント板や各
種の配線基板に対しても有効である。
、新たな工程の追加はなく、極めて容易に実施すること
ができる。なお、本発明は、セラミツクを用いた薄膜回
路、厚膜印刷回路ばかｖでなく、一般のプリント板や各
種の配線基板に対しても有効である。
第１図は本発明にかかるマトリツクス回路の一例を示す
回路図、第２図ａは同じく半導体チツプの平面図、第２
図ｂはその０−０′線断面図、第３図は本発明によるマ
トリツクス配線基板の一実施例を示す平面図、第４図は
本発明の他の実施例における第１の配線層を示す平面図
、第５図はその上層の配線層を示す平面図、第６図は第
５図のＰ−Ｖ線断面図である。 １・・・交差点素子、２，１０２，Ａ−Ｈ・・・半導体
チツプ、３，１０３・・・接続用パンプ、４，１０４・
・・セラミツク配線基板、５，１０５・・・周辺端子部
、６，１０６，９・・・２チツプ間接続配線、７，１０
７・・・中点間接続配線、８，１０８，１０・・・引出
用配線導体、１２０・・・絶縁層、１２１・・・スルー
ホール接続。
回路図、第２図ａは同じく半導体チツプの平面図、第２
図ｂはその０−０′線断面図、第３図は本発明によるマ
トリツクス配線基板の一実施例を示す平面図、第４図は
本発明の他の実施例における第１の配線層を示す平面図
、第５図はその上層の配線層を示す平面図、第６図は第
５図のＰ−Ｖ線断面図である。 １・・・交差点素子、２，１０２，Ａ−Ｈ・・・半導体
チツプ、３，１０３・・・接続用パンプ、４，１０４・
・・セラミツク配線基板、５，１０５・・・周辺端子部
、６，１０６，９・・・２チツプ間接続配線、７，１０
７・・・中点間接続配線、８，１０８，１０・・・引出
用配線導体、１２０・・・絶縁層、１２１・・・スルー
ホール接続。
Claims (1)
- 【特許請求の範囲】 １ 複数個の半導体チップをフェースダウンボンディン
グにより接続してマトリックス回路を構成する配線基板
において、各半導体チップの入線および出線用ボンディ
ング端子電極を接続する配線を、隣接２チップのボンデ
ィング端子電極間を接続する第１の接続配線と、該第１
の接続配線のほぼ中点同士を接続する第２の接続配線と
にわけて構成することを特徴とするマトリックス配線基
板。 ２ 前記第１の接続配線と、前記第２の接続配線とを、
絶縁層を介して２層に形成し、２層間を前記中点でスル
ーホール接続するように構成したことを特徴とする特許
請求の範囲第１項記載のマトリックス配線基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51097072A JPS5915183B2 (ja) | 1976-08-16 | 1976-08-16 | マトリツクス配線基板 |
| DE2736290A DE2736290C3 (de) | 1976-08-16 | 1977-08-11 | Verdrahtungsunteriage für einen Matrixschaltkreis |
| US05/824,094 US4136356A (en) | 1976-08-16 | 1977-08-12 | Wiring substrate for a matrix circuit |
| CA284,703A CA1092721A (en) | 1976-08-16 | 1977-08-15 | Wiring substrate for a matrix circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51097072A JPS5915183B2 (ja) | 1976-08-16 | 1976-08-16 | マトリツクス配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5323070A JPS5323070A (en) | 1978-03-03 |
| JPS5915183B2 true JPS5915183B2 (ja) | 1984-04-07 |
Family
ID=14182427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51097072A Expired JPS5915183B2 (ja) | 1976-08-16 | 1976-08-16 | マトリツクス配線基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4136356A (ja) |
| JP (1) | JPS5915183B2 (ja) |
| CA (1) | CA1092721A (ja) |
| DE (1) | DE2736290C3 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139415A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Semiconductor channel switch |
| JPS55163995A (en) * | 1979-06-08 | 1980-12-20 | Hitachi Ltd | Packaging method for semiconductor channel switch |
| JPS58157151A (ja) * | 1982-03-15 | 1983-09-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS61111561A (ja) * | 1984-10-05 | 1986-05-29 | Fujitsu Ltd | 半導体装置 |
| JPH07120709B2 (ja) * | 1985-03-22 | 1995-12-20 | 日本電気株式会社 | 半導体集積回路の配線方式 |
| JPH0785490B2 (ja) * | 1986-01-22 | 1995-09-13 | 日本電気株式会社 | 集積回路装置 |
| WO1993012540A1 (en) * | 1991-12-10 | 1993-06-24 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
| JP2000269339A (ja) * | 1999-03-16 | 2000-09-29 | Toshiba Corp | 半導体集積回路装置とその配線配置方法 |
| JP2000340737A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体パッケージとその実装体 |
| KR20040075377A (ko) * | 2003-02-20 | 2004-08-30 | 삼성전자주식회사 | 구동 아이씨 및 이를 갖는 디스플레이 장치 |
| US11157676B2 (en) * | 2016-09-20 | 2021-10-26 | Octavo Systems Llc | Method for routing bond wires in system in a package (SiP) devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868724A (en) * | 1973-11-21 | 1975-02-25 | Fairchild Camera Instr Co | Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier |
| US4023197A (en) * | 1974-04-15 | 1977-05-10 | Ibm Corporation | Integrated circuit chip carrier and method for forming the same |
| GB1487945A (en) * | 1974-11-20 | 1977-10-05 | Ibm | Semiconductor integrated circuit devices |
-
1976
- 1976-08-16 JP JP51097072A patent/JPS5915183B2/ja not_active Expired
-
1977
- 1977-08-11 DE DE2736290A patent/DE2736290C3/de not_active Expired
- 1977-08-12 US US05/824,094 patent/US4136356A/en not_active Expired - Lifetime
- 1977-08-15 CA CA284,703A patent/CA1092721A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4136356A (en) | 1979-01-23 |
| DE2736290A1 (de) | 1978-02-23 |
| DE2736290B2 (de) | 1979-06-21 |
| CA1092721A (en) | 1980-12-30 |
| JPS5323070A (en) | 1978-03-03 |
| DE2736290C3 (de) | 1980-02-21 |
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