JPH05190752A - 電源パターンの配線構造 - Google Patents
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Abstract
(57)【要約】
【目的】 半導体チップを表面実装する回路基板に係わ
り、特に電源パターンの配線構造に関し、半導体チップ
に供給する電源電圧のばらつきが小さいことを目的とす
る。 【構成】 パッド30と電源電極２にボンディングするパ
ッド30と、パターンを介してパッド30に接続された第１
のパッド31、表面電源パターン35を介して第１のパッド
31に接続された第２のパッド32が、回路基板10の表面に
形成され、表面電源パターン35に平行するバイパス電源
パターン45が、回路基板10の内層に形成され、バイパス
電源パターン45の一方の端末が、所望の抵抗値の第１の
ビアホール41を介して第１のパッド31に接続され、バイ
パス電源パターン45の他方の端末が、所望の抵抗値の第
２のビアホール42を介して第２のパッド32に接続されて
なる構成とする。
り、特に電源パターンの配線構造に関し、半導体チップ
に供給する電源電圧のばらつきが小さいことを目的とす
る。 【構成】 パッド30と電源電極２にボンディングするパ
ッド30と、パターンを介してパッド30に接続された第１
のパッド31、表面電源パターン35を介して第１のパッド
31に接続された第２のパッド32が、回路基板10の表面に
形成され、表面電源パターン35に平行するバイパス電源
パターン45が、回路基板10の内層に形成され、バイパス
電源パターン45の一方の端末が、所望の抵抗値の第１の
ビアホール41を介して第１のパッド31に接続され、バイ
パス電源パターン45の他方の端末が、所望の抵抗値の第
２のビアホール42を介して第２のパッド32に接続されて
なる構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを表面実
装する回路基板に係わり、特に電源パターンの配線構造
に関するものである。
装する回路基板に係わり、特に電源パターンの配線構造
に関するものである。
【０００２】システムの高速化, 小型化の要求に伴い、
近年の電子装置に用いる回路基板は、セラミックスの多
層構造とし、ＬＳＩ等の半導体チップを高密度に表面実
装している。そして、回路基板の裏面に設けた電源端
子，内層の電源パターン，ビアホール，表面のパターン
という電源回路を構成し、表面のパターンと半導体チッ
プの電源電極とを、ワイヤボンディングすることで、半
導体チップに電源を供給している。
近年の電子装置に用いる回路基板は、セラミックスの多
層構造とし、ＬＳＩ等の半導体チップを高密度に表面実
装している。そして、回路基板の裏面に設けた電源端
子，内層の電源パターン，ビアホール，表面のパターン
という電源回路を構成し、表面のパターンと半導体チッ
プの電源電極とを、ワイヤボンディングすることで、半
導体チップに電源を供給している。
【０００３】
【従来の技術】図５は従来例の図で、(A) は回路基板の
側面図、(B) は回路基板の要所斜視図である。
側面図、(B) は回路基板の要所斜視図である。
【０００４】図５において、１は、アルミナ等のセラミ
ックスよりなる多層構造の回路基板10に表面実装された
半導体チップであって、表面の四辺に沿って信号電極
３, 電源電極２及びアース電極を枠形に配設するととも
に、裏面の全面にメタライズ層を形成している。
ックスよりなる多層構造の回路基板10に表面実装された
半導体チップであって、表面の四辺に沿って信号電極
３, 電源電極２及びアース電極を枠形に配設するととも
に、裏面の全面にメタライズ層を形成している。
【０００５】また、回路基板10には、実装面の所望の位
置に半導体チップ１の底形状にほぼ等しい角形のダイパ
ッド７を設けるとともに、このダイパッド７を中心にし
て枠形にパッドを配列している。
置に半導体チップ１の底形状にほぼ等しい角形のダイパ
ッド７を設けるとともに、このダイパッド７を中心にし
て枠形にパッドを配列している。
【０００６】これらのうち11は、電源電極２に金線等の
ボンディングワイヤ４（或いはＴＡＢのリード）を介し
て接続するパッドであり、17は、信号電極３に金線等の
ボンディングワイヤ４（或いはＴＡＢのリード）を介し
て接続するパッドである。
ボンディングワイヤ４（或いはＴＡＢのリード）を介し
て接続するパッドであり、17は、信号電極３に金線等の
ボンディングワイヤ４（或いはＴＡＢのリード）を介し
て接続するパッドである。
【０００７】パッド11から電源パターン15を延伸してそ
の端末にパッド12を設け、パッド12をビアホール13を介
して内層の電源パターン16に接続している。そしてこの
内層の電源パターン16を、回路基板10は裏面に設けた電
源端子８に接続している。
の端末にパッド12を設け、パッド12をビアホール13を介
して内層の電源パターン16に接続している。そしてこの
内層の電源パターン16を、回路基板10は裏面に設けた電
源端子８に接続している。
【０００８】一方、パッド17から信号パターンを延伸し
てその端末にパッドを設け、パッドをビアホールを介し
て内層の信号パターンに接続している。そしてこの内層
の信号パターンは、回路基板10は裏面に設けた入出力信
号端子９に接続している。
てその端末にパッドを設け、パッドをビアホールを介し
て内層の信号パターンに接続している。そしてこの内層
の信号パターンは、回路基板10は裏面に設けた入出力信
号端子９に接続している。
【０００９】上述の電源パターン, 信号パターンの導体
材料は、例えばタングステン, 銀等であり、電源パター
ンのシート抵抗は約８m Ω／□ であり、ビアホールの
接続抵抗は９m Ω／ビアである。
材料は、例えばタングステン, 銀等であり、電源パター
ンのシート抵抗は約８m Ω／□ であり、ビアホールの
接続抵抗は９m Ω／ビアである。
【００１０】半導体チップ１は、上述のように構成され
た回路基板10上に、その裏面がダイパッド７に合わせら
れ、導電性のダイボンディング接着剤（例えば銀混入の
エポキシ系接着剤）を用いてダイボンディングされ、表
面のそれぞれの電極と回路基板10の対応するパッドとを
ボンディングワイヤ４又はＴＡＢのリードを介して接続
している。
た回路基板10上に、その裏面がダイパッド７に合わせら
れ、導電性のダイボンディング接着剤（例えば銀混入の
エポキシ系接着剤）を用いてダイボンディングされ、表
面のそれぞれの電極と回路基板10の対応するパッドとを
ボンディングワイヤ４又はＴＡＢのリードを介して接続
している。
【００１１】なお樹脂省略したがエポキシ系樹脂等の合
成樹脂を半導体チップ１の表面にポッティングして、半
導体チップ１及びボンディングワイヤ等を含む半導体チ
ップ周辺の全面を封止している。
成樹脂を半導体チップ１の表面にポッティングして、半
導体チップ１及びボンディングワイヤ等を含む半導体チ
ップ周辺の全面を封止している。
【００１２】
【発明が解決しようとする課題】ところで近年の半導体
チップの高速化，低消費電力化に伴い、半導体チップの
なかには供給する電源電圧のばらつきが±５０ mＶを要
求される場合があり、このことに伴い回路基板に設けた
電源端子から半導体チップの電源電極までの許容抵抗
が、２０m Ω〜３０m Ωと小さくなっている。
チップの高速化，低消費電力化に伴い、半導体チップの
なかには供給する電源電圧のばらつきが±５０ mＶを要
求される場合があり、このことに伴い回路基板に設けた
電源端子から半導体チップの電源電極までの許容抵抗
が、２０m Ω〜３０m Ωと小さくなっている。
【００１３】したがって、従来のような電源パターンの
配線構造では、半導体チップに供給する電源電圧のばら
つきが大きくて、半導体チップの特性が変動したり、或
いはまた半導体チップが動作しなくなるという問題点が
あった。
配線構造では、半導体チップに供給する電源電圧のばら
つきが大きくて、半導体チップの特性が変動したり、或
いはまた半導体チップが動作しなくなるという問題点が
あった。
【００１４】本発明はこのような点に鑑みて創作された
もので、半導体チップに供給する電源電圧のばらつきが
小さい、電源パターンの配線構造を提供することを目的
としている。
もので、半導体チップに供給する電源電圧のばらつきが
小さい、電源パターンの配線構造を提供することを目的
としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、図１に図示したように、パッド30と電源
電極２とをワイヤボンディングすることで、表面実装し
た半導体チップ１に、電源を供給するよう構成した回路
基板10において、パターンを介して選択したパッド30に
接続された第１のパッド31と、表面電源パターン35を介
して第１のパッド31に接続された第２のパッド32と、第
２の表面電源パターン36を介して第２のパッド32に接続
された第３のパッド33とを、回路基板10の表面に形成す
る。なお、この選択したパッド30とは、電源端子までの
回路長が短いパッドとする。
めに本発明は、図１に図示したように、パッド30と電源
電極２とをワイヤボンディングすることで、表面実装し
た半導体チップ１に、電源を供給するよう構成した回路
基板10において、パターンを介して選択したパッド30に
接続された第１のパッド31と、表面電源パターン35を介
して第１のパッド31に接続された第２のパッド32と、第
２の表面電源パターン36を介して第２のパッド32に接続
された第３のパッド33とを、回路基板10の表面に形成す
る。なお、この選択したパッド30とは、電源端子までの
回路長が短いパッドとする。
【００１６】一方、表面電源パターン35に平行するバイ
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続した構成とする。
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続した構成とする。
【００１７】或いは図３に例示したように、パッド30と
電源電極２とをワイヤボンディングすることで、表面実
装した半導体チップ１に、電源を供給するよう構成した
回路基板10において、パターンを介して選択したパッド
30に接続されパターンに直交する矩形状の第１のパッド
51と、表面電源パターン35を介して第１のパッド51に接
続され表面電源パターン35に直交する矩形状の第２のパ
ッド52と、第２の表面電源パターン36を介して第２のパ
ッド52に接続された第３のパッドとを回路基板10の表面
に形成する。
電源電極２とをワイヤボンディングすることで、表面実
装した半導体チップ１に、電源を供給するよう構成した
回路基板10において、パターンを介して選択したパッド
30に接続されパターンに直交する矩形状の第１のパッド
51と、表面電源パターン35を介して第１のパッド51に接
続され表面電源パターン35に直交する矩形状の第２のパ
ッド52と、第２の表面電源パターン36を介して第２のパ
ッド52に接続された第３のパッドとを回路基板10の表面
に形成する。
【００１８】一方、表面電源パターン35に平行するバイ
パス電源パターン45を、回路基板10の内層に設け、第１
のパッド51に横一列に配列したそれぞれが異なる所望の
抵抗値の複数の第１のビアホール41-1,41-2,・・・・を、バ
イパス電源パターン45の一方の端末に接続し、第２のパ
ッド52に横一列に配列したそれぞれが異なる所望の抵抗
値の複数の第１のビアホール42-1,42-2,・・・・をバイパス
電源パターン45の他方の端末に接続した構成とする。
パス電源パターン45を、回路基板10の内層に設け、第１
のパッド51に横一列に配列したそれぞれが異なる所望の
抵抗値の複数の第１のビアホール41-1,41-2,・・・・を、バ
イパス電源パターン45の一方の端末に接続し、第２のパ
ッド52に横一列に配列したそれぞれが異なる所望の抵抗
値の複数の第１のビアホール42-1,42-2,・・・・をバイパス
電源パターン45の他方の端末に接続した構成とする。
【００１９】或いはさらにまた、図４に例示したよう
に、パターンを介して選択したパッド30に接続された第
１のパッド31と、表面電源パターン35を介して第１のパ
ッド31に接続された第２のパッド32と、第２の表面電源
パターン36を介して第２のパッド32に接続された第３の
パッド33とを、回路基板10の表面に形成する。なお、こ
の選択したパッド30とは、電源端子までの回路長が短い
パッドとする。
に、パターンを介して選択したパッド30に接続された第
１のパッド31と、表面電源パターン35を介して第１のパ
ッド31に接続された第２のパッド32と、第２の表面電源
パターン36を介して第２のパッド32に接続された第３の
パッド33とを、回路基板10の表面に形成する。なお、こ
の選択したパッド30とは、電源端子までの回路長が短い
パッドとする。
【００２０】一方、表面電源パターン35に平行するバイ
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続する。
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続する。
【００２１】そして、表面電源パターン35と第２の表面
電源パターン36とを、第２のパッド32を迂回する第２の
バイパス表面パターン38で接続した構成とする。
電源パターン36とを、第２のパッド32を迂回する第２の
バイパス表面パターン38で接続した構成とする。
【００２２】
【作用】請求項１の発明によれば、第１のパッド31と第
２のパッド32とを接続している表面電源パターン35を、
レーザー等で切断することで、他の電源電極に通ずる単
に表面電源パターンのみを備えた電源供給路の抵抗より
も、（第１のビアホールの抵抗値＋第２のビアホールの
抵抗値）だけ大きく調整することができる。
２のパッド32とを接続している表面電源パターン35を、
レーザー等で切断することで、他の電源電極に通ずる単
に表面電源パターンのみを備えた電源供給路の抵抗より
も、（第１のビアホールの抵抗値＋第２のビアホールの
抵抗値）だけ大きく調整することができる。
【００２３】即ち、半導体チップのそれぞれの電源電極
の電源供給路の抵抗値をほぼ等しくすることができる。
したがって、半導体チップ上に所望に配列した電源電極
に供給する電源電圧のばらつきが小さくなる。
の電源供給路の抵抗値をほぼ等しくすることができる。
したがって、半導体チップ上に所望に配列した電源電極
に供給する電源電圧のばらつきが小さくなる。
【００２４】また請求項２の発明によれば、第１のパッ
ド51及び第２のパッド52には，それぞれ異なる抵抗値の
ビアホールを複数並列に設けて、バイパス電源パターン
45に接続している。
ド51及び第２のパッド52には，それぞれ異なる抵抗値の
ビアホールを複数並列に設けて、バイパス電源パターン
45に接続している。
【００２５】したがって、表面電源パターン35を切断す
るとともに、第１のパッド51及び第２のパッド52を、選
択したビアホールのみがバイパス電源パターン45に接続
するように切り離すことで、ビアホールの組合せ数だけ
微細に電源電圧のばらつきを小さく調整することができ
る。
るとともに、第１のパッド51及び第２のパッド52を、選
択したビアホールのみがバイパス電源パターン45に接続
するように切り離すことで、ビアホールの組合せ数だけ
微細に電源電圧のばらつきを小さく調整することができ
る。
【００２６】また請求項３の発明によれば、表面電源パ
ターンを選択した個所で切断することで、ビアホールの
抵抗値が附加された電源供給路を提供し得ることは勿論
のこと、ビアホールの抵抗が附加されない電源供給路路
も提供できる。
ターンを選択した個所で切断することで、ビアホールの
抵抗値が附加された電源供給路を提供し得ることは勿論
のこと、ビアホールの抵抗が附加されない電源供給路路
も提供できる。
【００２７】
【実施例】以下図を参照しながら、本発明を具体的に説
明する。なお、全図を通じて同一符号は同一対象物を示
す。
明する。なお、全図を通じて同一符号は同一対象物を示
す。
【００２８】図１は本発明の実施例の斜視図、図２は本
発明の実施例の断面図、図３は本発明の他の実施例の斜
視図、図４は本発明のさらに他の実施例の斜視図であ
る。図１，図２において、アルミナ等のセラミックスよ
りなる多層構造の回路基板10には、複数の半導体チップ
１がダイボンディングされ、それぞれの半導体チップ１
の表面に配列した電源電極２は、回路基板10に配列した
対応するパッド30に、金線等のボンディングワイヤ４
（或いはＴＡＢのリード）を介して接続されている。ま
た信号電極３のそれぞれは、回路基板10に配列した対応
するパッドに、それぞれ金線等のボンディングワイヤ４
（或いはＴＡＢのリード）を介して接続されている。
発明の実施例の断面図、図３は本発明の他の実施例の斜
視図、図４は本発明のさらに他の実施例の斜視図であ
る。図１，図２において、アルミナ等のセラミックスよ
りなる多層構造の回路基板10には、複数の半導体チップ
１がダイボンディングされ、それぞれの半導体チップ１
の表面に配列した電源電極２は、回路基板10に配列した
対応するパッド30に、金線等のボンディングワイヤ４
（或いはＴＡＢのリード）を介して接続されている。ま
た信号電極３のそれぞれは、回路基板10に配列した対応
するパッドに、それぞれ金線等のボンディングワイヤ４
（或いはＴＡＢのリード）を介して接続されている。
【００２９】回路基板10の表面には、パターンを介して
選択したパッド30に接続された第１のパッド31と、表面
電源パターン35を介して第１のパッド31に接続された第
２のパッド32と、第２の表面電源パターン36を介して第
２のパッド32に接続された第３のパッド33とが形成され
ている。なお、この選択したパッド30とは、回路基板10
の電源端子までの回路長が短いパッドである。或いはま
たこのパッド30は、電源端子に近い位置に搭載する半導
体チップのすべての電源電極２に対応するそれぞれのパ
ッドとする。
選択したパッド30に接続された第１のパッド31と、表面
電源パターン35を介して第１のパッド31に接続された第
２のパッド32と、第２の表面電源パターン36を介して第
２のパッド32に接続された第３のパッド33とが形成され
ている。なお、この選択したパッド30とは、回路基板10
の電源端子までの回路長が短いパッドである。或いはま
たこのパッド30は、電源端子に近い位置に搭載する半導
体チップのすべての電源電極２に対応するそれぞれのパ
ッドとする。
【００３０】一方、表面電源パターン35に平行するバイ
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続されている。
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続されている。
【００３１】前述のパターンの導体材料は、タングステ
ン, 銀等であり、パターンのシート抵抗は約８m Ω／□
である。また、第１のビアホール41，第２のビアホー
ル42の接続抵抗は９m Ω／ビアであって相等しい。
ン, 銀等であり、パターンのシート抵抗は約８m Ω／□
である。また、第１のビアホール41，第２のビアホー
ル42の接続抵抗は９m Ω／ビアであって相等しい。
【００３２】上述のような構造であるので、第１のパッ
ド31と第２のパッド32とを接続している表面電源パター
ン35をレーザー等を用いて、鎖線ＸーＸの個所で切断す
ると、他の電源電極２通ずる単に表面電源パターンのみ
を備えた電源供給路の抵抗よりも、（第１のビアホール
の抵抗値＋第２のビアホールの抵抗値）即ち約18 mΩだ
け大きくなる。
ド31と第２のパッド32とを接続している表面電源パター
ン35をレーザー等を用いて、鎖線ＸーＸの個所で切断す
ると、他の電源電極２通ずる単に表面電源パターンのみ
を備えた電源供給路の抵抗よりも、（第１のビアホール
の抵抗値＋第２のビアホールの抵抗値）即ち約18 mΩだ
け大きくなる。
【００３３】よって、半導体チップのそれぞれの電源電
極の電源供給路の抵抗値がほぼ等しくなり、半導体チッ
プ１に配列したすべての電源電極２に、ばらつきが小さ
い所定の電源電圧が供給される。
極の電源供給路の抵抗値がほぼ等しくなり、半導体チッ
プ１に配列したすべての電源電極２に、ばらつきが小さ
い所定の電源電圧が供給される。
【００３４】また、このようなバイパス電源パターンを
備えた電源供給路を、電源端子に近い位置に搭載する半
導体チップのすべての電源電極に適用することで、同一
の回路基板に搭載した複数の半導体チップのそれぞれの
電源電極の電源供給路の抵抗値がほぼ等しくなる。
備えた電源供給路を、電源端子に近い位置に搭載する半
導体チップのすべての電源電極に適用することで、同一
の回路基板に搭載した複数の半導体チップのそれぞれの
電源電極の電源供給路の抵抗値がほぼ等しくなる。
【００３５】図３に図示した電源パターンの配線構造
は、パターンを介して選択したパッド30に接続されパタ
ーンに直交する矩形状の第１のパッド51と、表面電源パ
ターン35を介して第１のパッド51に接続され表面電源パ
ターン35に直交する矩形状の第２のパッド52と、第２の
表面電源パターン36を介して第２のパッド52に接続され
た第３のパッドとを回路基板10の表面に形成している。
は、パターンを介して選択したパッド30に接続されパタ
ーンに直交する矩形状の第１のパッド51と、表面電源パ
ターン35を介して第１のパッド51に接続され表面電源パ
ターン35に直交する矩形状の第２のパッド52と、第２の
表面電源パターン36を介して第２のパッド52に接続され
た第３のパッドとを回路基板10の表面に形成している。
【００３６】一方、表面電源パターン35に平行するバイ
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の始端には、第１のパッド51に
対応する個所に同形状のほぼ矩形状のパッドを設け、バ
イパス電源パターン45の終端には、第２のパッド52に対
応する個所に同形状のほぼ矩形状のパッドを設けてい
る。
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の始端には、第１のパッド51に
対応する個所に同形状のほぼ矩形状のパッドを設け、バ
イパス電源パターン45の終端には、第２のパッド52に対
応する個所に同形状のほぼ矩形状のパッドを設けてい
る。
【００３７】そして、第１のパッド51に横一列に３つの
第１のビアホール41-1（抵抗値が13m Ω) 、第１のビア
ホール41-2（抵抗値が９m Ω) 、第１のビアホール41-3
（抵抗値が５m Ω）を並列に設けて、バイパス電源パタ
ーン45の始端のパッドに接続している。
第１のビアホール41-1（抵抗値が13m Ω) 、第１のビア
ホール41-2（抵抗値が９m Ω) 、第１のビアホール41-3
（抵抗値が５m Ω）を並列に設けて、バイパス電源パタ
ーン45の始端のパッドに接続している。
【００３８】また、第２のパッド52に横一列に３つの、
第２のビアホール42-1（抵抗値が11m Ω) 、第１のビア
ホール42-2（抵抗値が８m Ω) 、第１のビアホール42-3
（抵抗値が５m Ω）を並列に設けて、バイパス電源パタ
ーン45の終端のパッドに接続している。
第２のビアホール42-1（抵抗値が11m Ω) 、第１のビア
ホール42-2（抵抗値が８m Ω) 、第１のビアホール42-3
（抵抗値が５m Ω）を並列に設けて、バイパス電源パタ
ーン45の終端のパッドに接続している。
【００３９】そして、表面電源パターン35を斜線Ｘのよ
うに切断するとともに、第１のパッド51を選択した第１
のビアホールが残り、他の第１のビアホールが第１のパ
ッド51と分離されるように切り離す。また、第２のパッ
ド52を選択した第２のビアホールが残り、他の第２のビ
アホールが第２のパッド52と分離されるように切り離
す。
うに切断するとともに、第１のパッド51を選択した第１
のビアホールが残り、他の第１のビアホールが第１のパ
ッド51と分離されるように切り離す。また、第２のパッ
ド52を選択した第２のビアホールが残り、他の第２のビ
アホールが第２のパッド52と分離されるように切り離
す。
【００４０】例えば第１のパッド51を、図３の鎖線Ｘ1
のように切断して、第１のビアホール42を残し、第２の
パッド52を図３のＸ2 のように説して第２のビアホール
42-1を残すことで、他の電源電極に通ずる単に表面電源
パターンのみを備えた電源供給路の抵抗よりも、（９ m
Ω＋11 mΩ）だけ大きくなる。
のように切断して、第１のビアホール42を残し、第２の
パッド52を図３のＸ2 のように説して第２のビアホール
42-1を残すことで、他の電源電極に通ずる単に表面電源
パターンのみを備えた電源供給路の抵抗よりも、（９ m
Ω＋11 mΩ）だけ大きくなる。
【００４１】即ち、第１のビアホールと第２のビアホー
ルとを組み合わせることで、図示例では９種の異なる抵
抗値を有する電源供給路とすることができるので、さら
に微細に調整されたばらつきが小さい所定の電源電圧を
半導体チップ１に供給することができる。
ルとを組み合わせることで、図示例では９種の異なる抵
抗値を有する電源供給路とすることができるので、さら
に微細に調整されたばらつきが小さい所定の電源電圧を
半導体チップ１に供給することができる。
【００４２】図４に図示した電源パターンの配線構造
は、回路基板10の表面に、パターンを介して選択したパ
ッド30に接続された第１のパッド31と、表面電源パター
ン35を介して第１のパッド31に接続された第２のパッド
32と、第２の表面電源パターン36を介して第２のパッド
32に接続された第３のパッド33とを形成する。
は、回路基板10の表面に、パターンを介して選択したパ
ッド30に接続された第１のパッド31と、表面電源パター
ン35を介して第１のパッド31に接続された第２のパッド
32と、第２の表面電源パターン36を介して第２のパッド
32に接続された第３のパッド33とを形成する。
【００４３】一方、表面電源パターン35に平行するバイ
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続する。
パス電源パターン45を、回路基板10の内層に設け、この
バイパス電源パターン45の一方の端末を、所望の抵抗値
の第１のビアホール41を介して第１のパッド31に接続
し、バイパス電源パターン45の他方の端末を、所望の抵
抗値の第２のビアホール42を介して第２のパッド32に接
続する。
【００４４】そして、表面電源パターン35と第２の表面
電源パターン36とを、第２のパッド32を迂回する第２の
バイパス表面パターン38で接続している。したがって、
第２のバイパス表面パターン38，表面電源パターン35の
いずれも切断しないこのような電源供給路は、第１のビ
アホール41，第２のビアホール42，バイパス電源パター
ン45よりなる接続路と、表面電源パターン35の接続路が
並列に挿入されているので、抵抗値が最小であることは
勿論である。いま、表面電源パターン35の第２のビアホ
ール42寄りの個所（図示した鎖線Ｘ1 ）と、第２の表面
電源パターン36の第２のビアホール42寄りの個所（図示
した鎖線Ｘ2 ）で切断することで、（表面電源パターン
35の抵抗値の１/2＋第２のバイパスパターンの抵抗値）
に変わる。
電源パターン36とを、第２のパッド32を迂回する第２の
バイパス表面パターン38で接続している。したがって、
第２のバイパス表面パターン38，表面電源パターン35の
いずれも切断しないこのような電源供給路は、第１のビ
アホール41，第２のビアホール42，バイパス電源パター
ン45よりなる接続路と、表面電源パターン35の接続路が
並列に挿入されているので、抵抗値が最小であることは
勿論である。いま、表面電源パターン35の第２のビアホ
ール42寄りの個所（図示した鎖線Ｘ1 ）と、第２の表面
電源パターン36の第２のビアホール42寄りの個所（図示
した鎖線Ｘ2 ）で切断することで、（表面電源パターン
35の抵抗値の１/2＋第２のバイパスパターンの抵抗値）
に変わる。
【００４５】また一方、表面電源パターン35を第１のパ
ッド31よりの個所で切断することで（第２のパッド32の
抵抗値＋バイパス電源パターン45の抵抗値＋第１のビア
ホール41の抵抗値）に変わる。
ッド31よりの個所で切断することで（第２のパッド32の
抵抗値＋バイパス電源パターン45の抵抗値＋第１のビア
ホール41の抵抗値）に変わる。
【００４６】
【発明の効果】以上説明したように本発明は、表面層に
表面電源パターンを、内層にビアホールを介してバイパ
ス電源パターンを設けた電源パターンの配線構造とした
ことにより、半導体チップのそれぞれの電源電極に接続
される電源供給路の抵抗値を、ほぼ等しくすることがで
きる。或いは、同一の回路基板に搭載した複数の半導体
チップの電源供給路の抵抗値を、ほぼ等しくすることが
できる。
表面電源パターンを、内層にビアホールを介してバイパ
ス電源パターンを設けた電源パターンの配線構造とした
ことにより、半導体チップのそれぞれの電源電極に接続
される電源供給路の抵抗値を、ほぼ等しくすることがで
きる。或いは、同一の回路基板に搭載した複数の半導体
チップの電源供給路の抵抗値を、ほぼ等しくすることが
できる。
【００４７】したがって、半導体チップに供給する電源
電圧のばらつきが小さくなり、半導体チップの特性の変
動が阻止され、或いはまた半導体チップの動作不良が阻
止されるという、実用上で優れた効果を有する。
電圧のばらつきが小さくなり、半導体チップの特性の変
動が阻止され、或いはまた半導体チップの動作不良が阻
止されるという、実用上で優れた効果を有する。
【図１】 本発明の実施例の斜視図
【図２】 本発明の実施例の断面図
【図３】 本発明の他の実施例の斜視図
【図４】 本発明のさらに他の実施例の斜視図
【図５】 従来例の図で、(A) は回路基板の側面図 (B) は回路基板の要所斜視図
１ 半導体チップ ２ 電源電極 ３ 信号電極 ４ ボンディングワイヤ ８ 電源端子 ９ 入出力信号端子 10 回路基板 11,12,17,30 パッド 13 ビアホール 31,51 第１のパッド 32、52 第２のパッド 33 第３のパッド 35 表面電源パターン 36 第２の表面電源パターン 38 第２のバイパス表面パターン 41,41-1,41-2,41-3 第１のビアホール 42,42-1,42-2,42-3 第２のビアホール
Claims (3)
- 【請求項１】 表面実装した半導体チップ(1) に、表面
に設けたパッド(30)から電源を供給するよう構成した回
路基板(10)において、 パターンを介して選択した該パッド(30)に接続された第
１のパッド(31)、表面電源パターン(35)を介して該第１
のパッド(31)に接続された第２のパッド(32)、及び第２
の表面電源パターン(36)を介して該第２のパッド(32)に
接続された第３のパッド(33)が、該回路基板(10)の表面
に形成され、 該表面電源パターン(35)に平行するバイパス電源パター
ン(45)が、該回路基板(10)の内層に形成され、 該バイパス電源パターン(45)の一方の端末が、所望の抵
抗値の第１のビアホール(41)を介して該第１のパッド(3
1)に接続され、 該バイパス電源パターン(45)の他方の端末が、所望の抵
抗値の第２のビアホール(42)を介して該第２のパッド(3
2)に接続されてなることを特徴とする電源パターンの配
線構造。 - 【請求項２】 表面実装した半導体チップ(1) に、表面
に設けたパッド(30)から電源を供給するよう構成した回
路基板(10)において、 パターンを介して選択した該パッド(30)に接続され該パ
ターンに直交する矩形状の第１のパッド(51)、表面電源
パターン(35)を介して該第１のパッド(51)に接続され該
表面電源パターン(35)に直交する矩形状の第２のパッド
(52)、及び第２の表面電源パターン(36)を介して該第２
のパッド(52)に接続された第３のパッドが、該回路基板
(10)の表面に形成され、 該表面電源パターン(35)に平行するバイパス電源パター
ン(45)が、該回路基板(10)の内層に形成され、 該第１のパッド(51)に横一列に配列したそれぞれが異な
る所望の抵抗値の複数の第１のビアホール(41-1,41-2,・
・・・)が、該バイパス電源パターン(45)の一方の端末に接
続され、 該第２のパッド(52)に横一列に配列したそれぞれが異な
る所望の抵抗値の複数の第１のビアホール(42-1,42-2,・
・・・)が、該バイパス電源パターン(45)の他方の端末に接
続されてなることを特徴とする電源パターンの配線構
造。 - 【請求項３】 請求項１記載の表面電源パターン(35)と
第２の表面電源パターン(36)とが、第２のパッド(32)を
迂回する第２のバイパス表面パターン(38)で接続されて
なることを特徴とする電源パターンの配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001865A JPH05190752A (ja) | 1992-01-09 | 1992-01-09 | 電源パターンの配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001865A JPH05190752A (ja) | 1992-01-09 | 1992-01-09 | 電源パターンの配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190752A true JPH05190752A (ja) | 1993-07-30 |
Family
ID=11513445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001865A Withdrawn JPH05190752A (ja) | 1992-01-09 | 1992-01-09 | 電源パターンの配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017212966A1 (ja) * | 2016-06-09 | 2017-12-14 | 三菱電機株式会社 | フレキシブルプリント基板 |
-
1992
- 1992-01-09 JP JP4001865A patent/JPH05190752A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017212966A1 (ja) * | 2016-06-09 | 2017-12-14 | 三菱電機株式会社 | フレキシブルプリント基板 |
| GB2565453A (en) * | 2016-06-09 | 2019-02-13 | Mitsubishi Electric Corp | Flexible printed board |
| JPWO2017212966A1 (ja) * | 2016-06-09 | 2019-02-21 | 三菱電機株式会社 | フレキシブルプリント基板 |
| GB2565453B (en) * | 2016-06-09 | 2021-09-08 | Mitsubishi Electric Corp | Flexible printed circuit board |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |