JP2001250911A - 樹脂封止形電力用半導体装置 - Google Patents

樹脂封止形電力用半導体装置

Info

Publication number
JP2001250911A
JP2001250911A JP2000062220A JP2000062220A JP2001250911A JP 2001250911 A JP2001250911 A JP 2001250911A JP 2000062220 A JP2000062220 A JP 2000062220A JP 2000062220 A JP2000062220 A JP 2000062220A JP 2001250911 A JP2001250911 A JP 2001250911A
Authority
JP
Japan
Prior art keywords
substrate
power semiconductor
semiconductor device
control circuit
inner leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000062220A
Other languages
English (en)
Other versions
JP4037589B2 (ja
Inventor
Takanobu Yoshida
貴信 吉田
Toshiaki Shinohara
利彰 篠原
Hisashi Kawato
寿 川藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000062220A priority Critical patent/JP4037589B2/ja
Priority to US09/664,341 priority patent/US6313520B1/en
Priority to EP00122884A priority patent/EP1143514B1/en
Priority to DE60042110T priority patent/DE60042110D1/de
Publication of JP2001250911A publication Critical patent/JP2001250911A/ja
Application granted granted Critical
Publication of JP4037589B2 publication Critical patent/JP4037589B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 従来と同様にパワー半導体素子が発する熱
を有効に放散させつつ、 ノイズ耐量の向上化を図ると共に、高機能化にも対
応可能な樹脂封止形電力用半導体装置を提供する。 【解決手段】 ダイパッド１９とリード部２との板厚を
同一にし且つ出来る限り厚く設定する。そして、ダイパ
ッド１９の上方に位置する第１インナーリード２Ａ１
中、複数個の支持用インナーリード２ＡＳ上に、接合層
２０を介して厚膜基板８を接合する。同基板８の上面上
にはパワー半導体素子１の制御回路用パターンの全てが
厚膜パターン１０として形成されており、同パターン１
０上には半田を介して制御回路用の素子（ＩＣ）９及び
全電子部品１２が搭載されている。そして、各部分９，
１２，１０，８，１，２Ａ１，１９，２Ｂ１は封止樹脂
５によって封止されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、樹脂封止したパ
ワー半導体装置の構造に関するものである。
【０００２】
【従来の技術】図１０は、第１従来技術に係る樹脂封止
形電力用半導体装置を最終製品に取り付けた際の状態を
示す縦断面図である。図１０において、１Ｐはパワー半
導体素子、２ＡＰ及び２ＢＰは電極をなすフレームのリ
ード部、３Ｐはパワー半導体素子１Ｐとフレームのダイ
パッド１９Ｐの上面とを接合するろう材、４Ｐは各電極
２ＡＰ，２ＢＰと各パワー半導体素子１Ｐ間又はパワー
半導体素子１Ｐ間を接続するアルミニウムワイヤ等の金
属細線であり、５Ｐは封止樹脂である。
【０００３】ここで、パワー半導体素子１Ｐの直下への
熱拡散を効率良く実現するために、フレームのリード部
２ＡＰ，２ＢＰ及びダイパッド１９Ｐの板厚を同一にし
且つ極力厚く設定している。
【０００４】更に、電極をなすリード部２ＡＰ，２ＢＰ
のアウターリードは、封止樹脂５Ｐの外部において実装
可能となる様な形状にフォーミングされた上で、上記ア
ウターリードの所定部分に半田めっき等の表面処理が成
されている。
【０００５】以上の構造を有する樹脂封止形電力用半導
体装置が出荷されると、客先側においては、図１０に示
す様に、本半導体装置を制御するための制御回路を構成
した基板６Ｐを本半導体装置のリード部２ＡＰ，２ＢＰ
のめっき処理部に半田７Ｐで接合することで、本半導体
装置を客先装置内に組み込んでいる。ここで、上記制御
回路は、パワー半導体素子１Ｐを制御するためのマイク
ロコンピュータ用等の半導体素子（ＩＣ）９Ｐと、抵抗
やキャパシタ等の電子部品１２Ｐとから成る。
【０００６】又、図１１は、第２従来技術に係る樹脂封
止形電力用半導体装置を示す縦断面図である。図１１の
装置が既述した図１０の装置と相違する点は、図１１の
本装置自身が図１０で示すマイクロコンピュータ等の半
導体素子（ＩＣ）９Ｐを内包している点にあり、同素子
９Ｐはリードフレーム２ＢＰのインナーリード上に搭載
されている。そして、本装置を客先が用いるときにおい
ても、客先側において、図１０に示す様に、制御回路用
の電子部品１２Ｐの全てを搭載した制御基板６Ｐを図１
１の本装置のアウターリード先端と半田付けにより接合
する必要がある。
【０００７】
【発明が解決しようとする課題】（１） 既述した第１
及び第２従来技術に係る何れの半導体装置においても、
パワー半導体素子１Ｐからパワー半導体素子１Ｐを制御
するために制御基板６Ｐ上に設けられた電子部品１２Ｐ
までの経路が長く、そのためにノイズ耐量が低下すると
いう問題点がある。
【０００８】（２） 又、第１及び第２従来技術におい
ては、パワー半導体素子１Ｐの発熱に対する熱拡散を効
率良く実行するために、既述した様に、リード部とダイ
パッドとの板厚を同一にすると共に、出来る限りそれら
の板厚を厚く設定している。ところで、上記問題点
（１）を解決するためには、パワー半導体素子１Ｐの制
御回路を成す多くの電子部品１２Ｐの全てを、本制御回
路中の半導体素子（ＩＣ）９Ｐと共に、リード部のイン
ナーリード上に搭載することが望ましい。しかし、この
様に制御回路の構成部品の全てを封止樹脂内に包含させ
ようとするときには、インナーリードのパターンは極微
細なものとならざるを得ず、このため隣り合うインナー
リード間のピッチが極めて狭くなる結果、上述の通り板
厚が出来る限り厚く設定されているインナーリードに対
して、その様な極微細パターンをプレス加工やエッチン
グ等の方法で以て形成することは極めて困難であるとい
う問題点に直面する。そして、本半導体装置が高機能化
する程に、その様な高機能化を担う制御回路を構成する
電子部品の数が増々多くなり、制御回路の規模が増々大
きくなるので、インナーリードのパターンはより一層極
微細化せざるを得ないこととなり、上記問題点はより一
層深刻化なものとなる。
【０００９】この発明は上記のような問題点を解決する
ためになされたものであり、パワー半導体素子が発する
熱の拡散のレベルを従来技術と同レベルに保ちつつ、高
いノイズ耐量を有し、高機能化にも容易に対応できる樹
脂封止形電力用半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る発明は、
複数のインナーリードとそれぞれが前記複数のインナー
リードの各々と繋がった複数のアウターリードとを有す
るリード部及び前記リード部と同一板厚を有するダイパ
ッドを備えるフレーム部と、前記ダイパッドの一部上に
搭載されたパワー半導体素子と、前記ダイパッドの前記
一部を除く前記フレーム部の支持部上に接合された基板
と、前記基板の少なくとも一方の主面上に形成された前
記パワー半導体素子の制御回路のパターンと、前記制御
回路用パターン上に搭載された、前記パワー半導体素子
を制御するための半導体素子と、前記制御回路用パター
ン上に搭載された、前記半導体素子と共に前記制御回路
を構成する全ての電子部品と、前記複数のインナーリー
ド、前記ダイパッド、前記パワー半導体素子、前記基
板、前記半導体素子及び前記全ての電子部品を封止する
封止樹脂とを備えることを特徴とする。
【００１１】請求項２に係る発明は、請求項１記載の樹
脂封止形電力用半導体装置であって、前記フレーム部の
前記支持部は前記複数のインナーリードの内の少なくと
も２つの支持用インナーリードによって構成されている
ことを特徴とする。
【００１２】請求項３に係る発明は、請求項１記載の樹
脂封止形電力用半導体装置であって、前記フレーム部の
前記支持部は前記ダイパッドの他部に該当することを特
徴とする。
【００１３】請求項４に係る発明は、請求項２又は３記
載の樹脂封止形電力用半導体装置であって、前記基板は
セラミック基板であり、前記制御回路用パターンは厚膜
パターンであることを特徴とする。
【００１４】請求項５に係る発明は、請求項２記載の樹
脂封止形電力用半導体装置であって、前記基板は前記少
なくとも２つの支持用インナーリードと同数のスルーホ
ール部を備えており、前記スルーホール部の各々毎に、
当該スルーホール部の壁面上と当該スルーホール部の周
辺の前記一方及び他方の主面上とには導通用パターンが
形成されており、前記導通用パターンの前記他方の主面
側部分は導電性の接合層を介して前記少なくとも２つの
支持用インナーリードの内の対応する支持用インナーリ
ードと接合されていることを特徴とする。
【００１５】請求項６に係る発明は、請求項１記載の樹
脂封止形電力用半導体装置であって、前記フレーム部の
前記支持部は前記複数のインナーリードの内の第１及び
第２支持用インナーリードによって構成されており、前
記複数のインナーリードの内で前記第１支持用インナー
リードと前記第２支持用インナーリードとの間に存在す
る少なくとも１つの中間インナーリードは前記第１及び
第２支持用インナーリードよりも短く、前記基板の第１
端部は接合層を介して前記第１支持用インナーリードに
よって支持されており、前記基板の前記第１端部に対向
する第２端部は前記接合層を介して前記第２支持用イン
ナーリードによって支持されており、前記基板の第３端
部と前記第３端部に対向する第４端部とは、前記第１及
び第２端部に直交しており、且つ、前記少なくとも１つ
の中間インナーリードによって支持されておらず、前記
制御回路用パターンの内で第１制御回路用パターンは前
記基板の一方の主面上に形成され、第２制御回路用パタ
ーンは前記一方の主面に対向する前記基板の他方の主面
上に形成されており、前記半導体素子及び前記全ての電
子部品の一部は前記第１制御回路用パターン上に搭載さ
れ、前記全ての電子部品の他部は前記第２制御回路用パ
ターン上に搭載されていることを特徴とする。
【００１６】
【発明の実施の形態】（実施の形態１）本実施の形態で
は、後述する様に定義された厚膜基板の一方の主面上に
パワー半導体素子の制御回路用パターンを設け、且つ、
同パターン上に同制御回路を構成する全ての部品（パワ
ー半導体素子制御用ＩＣとその他の電子部品）を搭載す
ると共に、厚膜基板の一方の主面に対向する他方の主面
をフレーム部の支持部に接合層を介して接合している。
そして、制御回路を構成する全ての部品が搭載された上
記厚膜基板と、フレーム部の支持部と、フレーム部のダ
イパッド上に搭載されたパワー半導体素子と、各部を繋
ぐ金属細線（Ａｌワイヤ等）とを、封止樹脂で以て封止
している。尚、フレーム部の各部の板厚は同一とされ、
且つ、出来る限り厚く設定されている。そして、本実施
の形態では、上記支持部は、複数のインナーリードの内
の少なくとも２つのインナーリード（これらを支持用イ
ンナーリードと称す）によって構成されている。以下、
図面を参照しつつ、本実施の形態を詳述する。
【００１７】図１は、本実施の形態に係る樹脂封止形電
力用半導体装置の内部構造を示す縦断面図である。又、
図２は、図１に示す本半導体装置の中核部を模式的に示
す斜視図である。両図１，２において、本装置でも、パ
ワー半導体素子１の発熱を有効に放散ないしは拡散させ
るために、図１０の従来技術と同様に、共にフレーム部
を構成するリード部２（２Ａ，２Ｂ）（同部２は、イン
ナーリード２Ａ１，２Ｂ１とインナーリードに繋がった
アウターリード２Ａ２，２Ｂ２とより成る）及びダイパ
ッド１９の両板厚は同一に設定され、且つ、出来る限り
厚く設定されている（例えば、板厚は０．７ｍｍないし
０．８ｍｍの範囲内の値）。尚、ここでは、フレーム部
のリード部２の内で、フレーム部のダイパッド１９と繋
がったリード部を第２リード部２Ｂとも称し、第２リー
ド部２Ｂ中の各インナーリードと各アウターリードとを
それぞれ第２インナーリード２Ｂ１と第２アウターリー
ド２Ｂ２とも称す。その様な称呼との関係で、ダイパッ
ド１９とは繋がっておらず且つダイパッド１９の上方に
位置する他方のリード部（複数のインナーリードと複数
のアウターリードとの集合体に相当）を第１リード部２
Ａと称し、第１リード部２Ａ中の各インナーリードと各
アウターリードとをそれぞれ第１インナーリード２Ａ１
と第１アウターリード２Ａ２として称す。
【００１８】ＩＧＢＴや縦型パワーＭＯＳＦＥＴ等に代
表されるパワー半導体素子１は、ダイパッド１９の上面
の一部上に、ろう材３を以てろう付けされている。そし
て、各パワー半導体素子１の電極同士はＡｌワイヤ等の
金属細線で互いに接続されていると共に、パワー半導体
素子１の一つの電極は、金属細線４によって、当該パワ
ー半導体素子１が搭載されている第２インナーリード２
Ｂ１とは別の（例えば隣接する）第２インナーリード
（第２電極に相当）２Ｂ１に接続されている。
【００１９】他方、厚膜基板８は、例えばろう材又は接
着剤又は接着テープ等より成る接合層２０によって、複
数の第２インナーリード２Ａ１中で「フレーム部の支持
部」を成す複数本のインナーリード（これらを支持用イ
ンナーリードと呼ぶ）２ＡＳの上面上に接合されてい
る。ここで、厚膜基板８とは、厚膜パターンを少なくと
もその一方の主面上に形成可能なセラミック基板（例え
ば、アルミナ基板やＡｌＮ基板）を言うものとする。そ
して、厚膜基板８の一方の主面ないしは上面上には、パ
ワー半導体素子１の制御回路を構成するのに必要な全て
のパターン１０が厚膜によって形成されており、その厚
膜パターン１０の一部上には、パワー半導体素子１を制
御するためのマイクロコンピュータ等を成す半導体素子
（ＩＣ）９が半田等を介して搭載されており、且つ、パ
ターン１０の他部上には、上記制御回路を構成する全て
の電子部品（抵抗やキャパシタ等）１２が半田等を介し
て搭載されている。そして、半導体素子９の電極と厚膜
基板８のボンディングパッド１８とは、電気的に金属細
線１１によって互いに接続されていると共に、同素子９
と電子部品１２の両電極もまた、金属細線１１によって
電気的に互いに接続されている。更に、第１電極をなす
各支持用インナーリード２ＡＳの上面と厚膜基板８上の
厚膜パターン１０ないしはボンディングパッド１８とは
金属細線１３で互いに接続されていると共に、パワー半
導体素子１の電極と厚膜基板８のパターン１０ないしは
ボンディングパッド１８もまた、金属細線１３によって
電気的に互いに接続されている。又、厚膜基板８のボン
ディングパッド１８とダイパッド１９の上面の任意の位
置とは、一端が直接にダイパッド１９の上面上にボンデ
ィングされた金属細線１３Ａ（１３）によって、電気的
に互いに接続されている。そして、支持用インナーリー
ド２ＡＳを含む全ての第１インナーリード２Ａ１と、全
ての第２インナーリード２Ｂ１と、半導体素子９と全て
の電子部品１２とが搭載された厚膜基板８と、パワー半
導体素子１と、ダイパッド１９と、各金属細線４，１
１，１３とは、全て封止樹脂５で封止されており、封止
樹脂５より外部に突出した複数の第１及び第２アウター
リード２Ａ２，２Ｂ２の各々は、例えば断面形状が略Ｌ
字状となる様に、適切な形状にフォーミングされている
と共に、その先端部には半田めっき等の表面処理が施さ
れている。
【００２０】尚、図２では、５本の支持用インナーリー
ド２ＡＳによって厚膜基板８が支持されている一例を示
しているが、支持用インナーリード２ＡＳには、少なく
とも２本のインナーリード２Ａ１が用いられれば良い。
例えば、隣り合う２本のインナーリード２Ａ１を支持用
インナーリード２ＡＳとして用いても良く、又は、それ
らの間に長さが比較的短い数本の中間インナーリード２
Ａ１を挟んで、長さが比較的長い両側のインナーリード
２Ａ１を支持用インナーリード２ＡＳとして用いても良
い。
【００２１】本装置によれば、次の利点が得られる。即
ち、従来技術が有していた利点である、パワー半導体
素子の発熱の効率良い放散効果をなお維持しつつ、既
述した第１及び第２従来技術に比べて、パワー半導体素
子１と同素子１を制御する半導体素子（ＩＣ）９及び全
ての電子部品１２までの経路長を格段に短くすることが
できるため、ノイズ耐量を飛躍的に向上させることがで
きる。しかも、厚膜パターン１０に対してはより微細
なパターンを形成することが可能であって、この様な厚
膜基板８のパターン１０上にパワー半導体素子１の制御
回路を構成する全ての電子部品１２が搭載されている。
従って、厚膜基板８を利用することで、封止樹脂５内で
の実装密度を飛躍的に高めることが容易となり、制御回
路が有している本半導体装置の機能を全て封止樹脂５内
で実現することが可能となる。その結果、客先側では本
半導体装置の制御基板６Ｐ（図１０）を設ける必要性が
一切なくなるので、客先装置の小型化を図ることが可能
となる。
【００２２】（実施の形態１の変形例） （１） 実施の形態１では、図２に示す様に、支持用イ
ンナーリード２ＡＳの上面上に接合層２０を介して厚膜
基板８を搭載しているが、これに代えて、図３の縦断面
図に例示する様に、支持用インナーリード２ＡＳの下面
ないしは底面上に、半導体素子９及び全ての電子部品１
２を搭載した厚膜基板８を接合層２０を介して接合する
様にしても良い。これによっても、同様の効果が得られ
ることは言うまでもない。
【００２３】（２） 図１で示した構造を有する厚膜基
板８の「支持部」としては、実施の形態１における支持
用インナーリード２ＡＳに代えて、パワー半導体素子１
が搭載されていないダイパッド１９の他部を用いること
もできる。この様な一例を図４に示す。同図４に模式的
に示す通り、本変形例では、全ての第１インナーリード
２Ａ１は、単に外部側装置ないしは客先側装置と電気的
に接続されるべき第１電極としてのみ機能する。
【００２４】（３） 半導体素子９及び全ての電子部品
１２を搭載する制御回路用の基板としては、実施の形態
１の図１及び図２で示した厚膜基板８に代えて、その一
方の主面（片面）上にのみ制御回路用パターンが形成さ
れたガラスエポキシ基板を用いても良い。この様な一例
の中核部分を、図５の斜視図に模式的に示す。同図５に
示す様に、ガラスエポキシ基板１４Ａの他方の主面ない
しは底面は、複数の支持用インナーリード２ＡＳの各々
の上面と接着剤や接着テープ等の接合層２０を介して接
合されており、同基板１４Ａの一方の主面ないしは表面
上には全ての制御回路用パターン１０Ａ（ボンディング
パッドを含む）が銅箔等によって形成されていると共
に、同パターン１０Ａ上に半導体素子（ＩＣ）９や全電
子部品１２が搭載されている。
【００２５】尚、本変形例（３）及び後述する変形例
（４）に、上述の変形例（１）又は（２）を適用するこ
とも可能である。
【００２６】（４） 本変形例は上記変形例（３）の改
良に係わるものであり、その一例を図６の縦断面図に模
式的に示す。尚、図６では、図示の便宜上、全ての電子
部品１２の図示化を省略している。
【００２７】本変形例の目的は、ガラスエポキシ基板１
４Ａのボンディングパッドを成す各パターン部分とそれ
に対応する支持用インナーリード２ＡＳとの間の電気的
接続を、金属細線によるワイヤボンディングに代えて、
同基板１４Ａ内に形成したスルーホール部内に設けたパ
ターンによって実現する点にある。そのために、ガラス
エポキシ基板１４Ａは、同基板１４Ａを支持する支持用
インナーリード２ＡＳの数と同数個の、同基板１４Ａを
貫くスルーホール部１６を有している。そして、各スル
ーホール部１６毎に、当該スルーホール部１６の壁面上
と、当該スルーホール部１６の周辺部に該当する本基板
１４の一方の主面（上面）の一部上及び他方の主面（裏
面）の一部上とに、導通用パターン１５ｃが形成されて
いる。このパターン１５ｃの上面側部分は、図６に例示
する様に、本基板１４Ａ上の半導体素子９又は電子部品
１２（図示せず）の一部と金属細線で以てボンディング
されている。又、同パターン１５ｃの上面側部分は、本
基板１４Ａが有する制御回路パターンの延長部分と電気
的に繋がっていても良い。即ち、同パターン１５ｃの上
面側部分は、少なくとも金属細線で対応する半導体素子
９又は対応する電子部品の電極と電気的に接続されてい
る。そして、各導通用パターン１５ｃの裏面側部分ない
しは他方の主面側部分は、当該パターン１５ｃないしは
当該スルーホール部１６に対応する支持用インナーリー
ド２ＡＳの上面部分と、ろう材等の導電性の接合層１７
を介して接合されている。即ち、接合層１７は、各支持
用インナーリード２ＡＳと同リード２ＡＳと接するガラ
スエポキシ基板１４Ａの裏面部分とを互いに接合する役
目を担うと共に、同基板１４Ａ上の制御回路パターン１
０Ａと、外部側装置と接続されるべき第１電極をなす各
支持用インナーリード２ＡＳとを互いに導通させる役割
をも担っている。
【００２８】本変形例によれば、各スルーホール部１６
を、基板１４Ａ中の、当該スルーホール部１６に対応す
る支持用インナーリード２ＡＳと接合される部分内の任
意の位置に設けることができ、基板１４Ａの端側ないし
はコーナー側に支持用インナーリード２ＡＳと導通すべ
きパッドないしはパターンを設けなければならないとい
う制約は一切なくなる。この点で、本変形例は、制御回
路パターン１０Ａと支持用インナーリード２ＡＳとを金
属細線１３で互いに接続している図５に示す変形例
（３）よりも有利であり、本変形例においては、金属細
線１３が基板１４Ａのコーナー部分と接触して損傷を受
けて断線するという様な不具合の発生は一切生じ得なく
なる。
【００２９】以上の通り、本変形によれば、スルーホー
ル部１６を介して、電極たる各第１インナーリード２Ａ
１と基板１４Ａ上のパターン１０Ａとを互いに電気的に
接続しているため、基板と上記電極とを接続するための
金属細線を配する必要が全くなくなり、金属細線をボン
ディングするパッドも設ける必要がなくなる。ところ
で、基板上のパターン１０Ａと電極を成すリード部２と
を金属細線によって接続した上で両部１０Ａ，２を封止
する場合においては、その際に金属細線が基板に接触し
たりする等の不具合が発生しない様にするために、金属
細線の形状を短いループ形状に設定した上で両部２，１
０Ａをワイヤボンディングで接続する必要があり、且
つ、そのためのボンディングパッドを基板周辺に配置す
る必要があり、このため基板上でパターンの引き回しを
する必要が生じる。しかし、本変形例の様にスルーホー
ル部１６を用いる場合には、同スルーホール部１６を基
板１４Ａ内の任意の位置に配置することが可能であり、
基板上でパターンの引き回しをする必要性がない。しか
も、第１インナーリード２Ａ１とボンディングされるべ
きボンディングパッドの配置が一切不要となり、よりフ
レキシブルな回路レイアウトを実現することが可能とな
る。
【００３０】尚、セラミック基板にスルーホール部を形
成可能なケースでは、ガラスエポキシ基板１４Ａに代え
て、セラミック基板上に厚膜パターンを設けた厚膜基板
を本変形例においても用いても良い。
【００３１】（実施の形態２）本実施の形態に係る樹脂
封止形電力用半導体装置の要部の斜視図を図７に模式的
に示す。更に、図７中、断線I-II及びIII−IVに関する
各断面図を、それぞれ図８及び図９に示す。但し、図示
の便宜上、両断面図８，９中には、スルーホール部１６
の断面図形を表示している。
【００３２】本実施の形態は、基板として、実施の形態
１の厚膜基板８に代えて、両面実装されたガラスエポキ
シ基板１４を用いている点に、特徴を有する。即ち、ガ
ラスエポキシ基板１４の一方の主面（上面）上及び他方
の主面（上面と対向する下面）上にそれぞれ形成された
第１及び第２制御回路用パターン１５ａ，１５ｂ（両者
を総称して制御回路用パターンと呼ぶ）に、制御回路を
構成する全ての電子部品１２及び半導体素子（ＩＣ）９
が、半田等などを介して実装されている。特に、本例で
は、上記素子９と電子部品１２の一部とは第１制御回路
用パターン１５ａ上に半田等を介して接続され、残りの
電子部品１２は第２制御回路用パターン１５ｂ上に半田
等を介して搭載されている。そして、表裏パターン１５
ａ，１５ｂは、本基板１４内の任意の位置に設けられた
スルーホール部１６を介して、電気的に互いに接続され
ている。
【００３３】加えて、このガラスエポキシ基板１４の短
手方向における互いに対向し合う第１及び第２端部の裏
面は、それぞれ複数のインナーリード２Ａ１中の第１及
び第２支持用インナーリード２ＡＳ１，２ＡＳ２の上面
部にのみ、接着剤等の接合層２０によって接合されてい
る。そして、上記第１及び第２支持用インナーリード２
ＡＳ１，２ＡＳ２間に存在する少なくとも１つのインナ
ーリード（これらを中間インナーリードと称す）２ＡＭ
の長さは、第１及び第２支持用インナーリード２ＡＳ
１，２ＡＳ２の長さよりも短く、しかも、上記第１及び
第２端部に直交する、長手方向における互いに対向し合
った本基板１４の第３及び第４端部は、いずれも上記中
間インナーリード２ＡＭの上面部によって支持されては
いない。この様な状態で、各部１，１９，２Ａ１，２Ｂ
１，９，１２，１４，１５ａ，１５ｂ，１６は、封止樹
脂５によって封止されている。
【００３４】本実施の形態によれば、ガラスエポキシ基
板１４の両端部（第１及び第２端部）のみをそれぞれ第
１及び第２支持用インナーリード２ＡＳ１，２ＡＳ２で
保持した構造としているので、同基板１４の中央部にお
いて両面実装化が可能となる。この様に両面実装化を実
現可能としたことで、基板の実装面積を２倍にすること
ができ、その分、基板及び本半導体装置の小型化が可能
となる。そして、小型化により配線長を短くすることが
できるので、ノイズ耐量を従来技術と比較して格段に向
上させることができる。
【００３５】なお、厚膜基板に対してスルーホール部を
形成できるときには、実施の形態２で述べた特徴的構造
を厚膜基板を基板として用いる場合にも適用可能とな
る。
【００３６】又、本実施の形態においても、既述した実
施の形態１の変形例（１）と同様に、ガラスエポキシ基
板１４の両端を電極上ではなくて電極下に配置する、即
ち、上述した第１及び第２支持用インナーリード２ＡＳ
１，２ＡＳ２の下面部上に配置することができ、このと
きも同様の効果を得ることができる。
【００３７】
【発明の効果】請求項１ないし６に係る各発明によれ
ば、従来技術と同様に、パワー半導体素子が発する熱
をダイパッドを介して効率良く放散させることができる
と共に、制御回路を構成する半導体素子と電子部品の
全てとを封止樹脂内に配設することができ、パワー半導
体素子と制御回路間の経路長が格段に短くなる結果、ノ
イズ耐量を従来技術の場合よりも飛躍的に向上させるこ
とができ、且つ、全ての制御回路用電子部品を封止樹
脂内の基板上に設けていることから、インナーリードの
微細パターン化という問題点を生じさせることなく、半
導体装置の高機能化に対応して生ずる制御回路用パター
ンの微細化を封止樹脂内で容易に実現することができ
る。即ち、パワー半導体素子が発する熱の放散性を良好
に維持しつつ、パワー半導体素子の制御回路部のファイ
ンパターン化を実現することができ、且つ、制御回路の
多機能化にコンパクトに対応することができる。
【００３８】特に、請求項４の発明によれば、制御回路
用パターンの微細化をより一層容易に実現できるという
効果がある。
【００３９】更に、請求項５の発明によれば、スルーホ
ール部に設けた導通パターンを利用してインナーリード
と制御回路用パターンとの電気的接続を容易に実現する
ことができ、その様な電気的接続を実現するためにボン
ディングパッドを設ける必要がなくなるという効果を奏
する。しかも、上記スルーホール部を任意の位置に配置
できるという効果もある。
【００４０】加えて、請求項６の発明によれば、基板の
両面に制御回路をなす構成部品を実装することができ、
基板の小型化を通じて本半導体装置の小型化を図り、こ
れにより、ノイズ耐量をより一層向上させることができ
るという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置を示す図であ
る。
【図２】 実施の形態１に係る半導体装置を示す図であ
る。
【図３】 実施の形態１の変形例に係る半導体装置を示
す図である。
【図４】 実施の形態１の変形例に係る半導体装置を示
す図である。
【図５】 実施の形態１の変形例に係る半導体装置を示
す図である。
【図６】 実施の形態１の変形例に係る半導体装置を示
す図である。
【図７】 実施の形態２に係る半導体装置を示す図であ
る。
【図８】 実施の形態２に係る半導体装置を示す図であ
る。
【図９】 実施の形態２に係る半導体装置を示す図であ
る。
【図１０】 従来技術に係る半導体装置を示す図であ
る。
【図１１】 従来技術に係る半導体装置を示す図であ
る。
【符号の説明】
１ パワー半導体素子、２ リード部、２Ａ１ 第１イ
ンナーリード（支持用インナーリード）、２Ａ２ 第２
アウターリード、２Ｂ１ 第２インナーリード、２Ｂ２
第２アウターリード、３ ろう材、４，１１，１３
金属細線、５封止樹脂、６Ｐ 客先制御基板、７Ｐ 半
田、８ 厚膜基板、９ 半導体素子、１０ 厚膜パター
ン、１０Ａ ガラスエポキシ基板上のパターン、１２
電子部品、１４，１４Ａ ガラスエポキシ基板、１５
ａ，１５ｂ ガラスエポキシ基板上のパターン、１５ｃ
導通用パターン、１６ スルーホール部、１７ 導電
性接合層、１９ ダイパッド、２０ 接合層。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/50 (72)発明者 川藤 寿 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M109 AA01 BA01 BA03 DB03 FA01 FA10 GA10 5F036 BB16 5F044 AA01 AA04 AA10 AA12 AA19 JJ05 JJ08 5F067 AA03 BB11 BC01 BE04 CA07 DF01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数のインナーリードとそれぞれが前記
    複数のインナーリードの各々と繋がった複数のアウター
    リードとを有するリード部及び前記リード部と同一板厚
    を有するダイパッドを備えるフレーム部と、 前記ダイパッドの一部上に搭載されたパワー半導体素子
    と、 前記ダイパッドの前記一部を除く前記フレーム部の支持
    部上に接合された基板と、 前記基板の少なくとも一方の主面上に形成された前記パ
    ワー半導体素子の制御 回路のパターンと、前記制御回路用パターン上に搭載さ
    れた、前記パワー半導体素子を制御するための半導体素
    子と、 前記制御回路用パターン上に搭載された、前記半導体素
    子と共に前記制御回路を構成する全ての電子部品と、 前記複数のインナーリード、前記ダイパッド、前記パワ
    ー半導体素子、前記基板、前記半導体素子及び前記全て
    の電子部品を封止する封止樹脂とを備えることを特徴と
    する、樹脂封止形電力用半導体装置。
  2. 【請求項２】 請求項１記載の樹脂封止形電力用半導体
    装置であって、 前記フレーム部の前記支持部は前記複数のインナーリー
    ドの内の少なくとも２つの支持用インナーリードによっ
    て構成されていることを特徴とする、樹脂封止形電力用
    半導体装置。
  3. 【請求項３】 請求項１記載の樹脂封止形電力用半導体
    装置であって、 前記フレーム部の前記支持部は前記ダイパッドの他部に
    該当することを特徴とする、樹脂封止形電力用半導体装
    置。
  4. 【請求項４】 請求項２又は３記載の樹脂封止形電力用
    半導体装置であって、 前記基板はセラミック基板であり、 前記制御回路用パターンは厚膜パターンであることを特
    徴とする、樹脂封止形電力用半導体装置。
  5. 【請求項５】 請求項２記載の樹脂封止形電力用半導体
    装置であって、 前記基板は前記少なくとも２つの支持用インナーリード
    と同数のスルーホール部を備えており、 前記スルーホール部の各々毎に、当該スルーホール部の
    壁面上と当該スルーホール部の周辺の前記一方及び他方
    の主面上とには導通用パターンが形成されており、 前記導通用パターンの前記他方の主面側部分は導電性の
    接合層を介して前記少なくとも２つの支持用インナーリ
    ードの内の対応する支持用インナーリードと接合されて
    いることを特徴とする、樹脂封止形電力用半導体装置。
  6. 【請求項６】 請求項１記載の樹脂封止形電力用半導体
    装置であって、 前記フレーム部の前記支持部は前記複数のインナーリー
    ドの内の第１及び第２支持用インナーリードによって構
    成されており、 前記複数のインナーリードの内で前記第１支持用インナ
    ーリードと前記第２支持用インナーリードとの間に存在
    する少なくとも１つの中間インナーリードは前記第１及
    び第２支持用インナーリードよりも短く、 前記基板の第１端部は接合層を介して前記第１支持用イ
    ンナーリードによって支持されており、 前記基板の前記第１端部に対向する第２端部は前記接合
    層を介して前記第２支持用インナーリードによって支持
    されており、 前記基板の第３端部と前記第３端部に対向する第４端部
    とは、前記第１及び第２端部に直交しており、且つ、前
    記少なくとも１つの中間インナーリードによって支持さ
    れておらず、 前記制御回路用パターンの内で第１制御回路用パターン
    は前記基板の一方の主面上に形成され、第２制御回路用
    パターンは前記一方の主面に対向する前記基板の他方の
    主面上に形成されており、 前記半導体素子及び前記全ての電子部品の一部は前記第
    １制御回路用パターン上に搭載され、前記全ての電子部
    品の他部は前記第２制御回路用パターン上に搭載されて
    いることを特徴とする、樹脂封止形電力用半導体装置。
JP2000062220A 2000-03-07 2000-03-07 樹脂封止形電力用半導体装置 Expired - Lifetime JP4037589B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000062220A JP4037589B2 (ja) 2000-03-07 2000-03-07 樹脂封止形電力用半導体装置
US09/664,341 US6313520B1 (en) 2000-03-07 2000-09-18 Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
EP00122884A EP1143514B1 (en) 2000-03-07 2000-10-20 Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
DE60042110T DE60042110D1 (de) 2000-03-07 2000-10-20 Kunststoffeingekapselte Leistungshalbleiteranordnung einschliesslich einem Substrat mit allen darauf montierten elektronischen Bauteilen für eine Kontrollschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000062220A JP4037589B2 (ja) 2000-03-07 2000-03-07 樹脂封止形電力用半導体装置

Publications (2)

Publication Number Publication Date
JP2001250911A true JP2001250911A (ja) 2001-09-14
JP4037589B2 JP4037589B2 (ja) 2008-01-23

Family

ID=18582258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000062220A Expired - Lifetime JP4037589B2 (ja) 2000-03-07 2000-03-07 樹脂封止形電力用半導体装置

Country Status (4)

Country Link
US (1) US6313520B1 (ja)
EP (1) EP1143514B1 (ja)
JP (1) JP4037589B2 (ja)
DE (1) DE60042110D1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353404A (ja) * 2001-05-22 2002-12-06 Taiheiyo Seiko Kk インテリジェントパワースイッチ装置
WO2003010047A1 (fr) 2001-07-25 2003-02-06 Max Co., Ltd. Machine a ligaturer des barres d'acier de renfort
US6765285B2 (en) 2002-09-26 2004-07-20 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device with high radiating efficiency
KR100752239B1 (ko) * 2005-05-25 2007-08-27 신테크 컴퍼니, 리미티드 전력 모듈 패키지 구조체
JP2008016822A (ja) * 2006-06-05 2008-01-24 Denso Corp 負荷駆動装置
JP2008504706A (ja) * 2004-06-30 2008-02-14 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング 電子的回路ユニット
WO2011155165A1 (ja) * 2010-06-11 2011-12-15 パナソニック株式会社 樹脂封止型半導体装置及びその製造方法
JP2012151163A (ja) * 2011-01-17 2012-08-09 Sanken Electric Co Ltd 半導体モジュール
JP2012256803A (ja) * 2011-06-10 2012-12-27 Mitsubishi Electric Corp パワーモジュールとその製造方法
KR101231792B1 (ko) * 2011-03-17 2013-02-08 엘에스파워세미텍 주식회사 반도체 패키지
JP2013162067A (ja) * 2012-02-08 2013-08-19 Mitsubishi Electric Corp パワー半導体装置

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1156528B1 (en) * 2000-05-08 2006-08-30 STMicroelectronics S.r.l. Electric connection structure for electronic power devices and method of connection
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
KR100370231B1 (ko) * 2000-06-13 2003-01-29 페어차일드코리아반도체 주식회사 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
US6545364B2 (en) * 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6486535B2 (en) * 2001-03-20 2002-11-26 Advanced Semiconductor Engineering, Inc. Electronic package with surface-mountable device built therein
JP2002314030A (ja) * 2001-04-12 2002-10-25 Mitsubishi Electric Corp 半導体装置
KR100723454B1 (ko) * 2004-08-21 2007-05-30 페어차일드코리아반도체 주식회사 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
KR100442847B1 (ko) * 2001-09-17 2004-08-02 페어차일드코리아반도체 주식회사 3차원 구조를 갖는 전력 반도체 모듈 및 그 제조방법
JP3920629B2 (ja) * 2001-11-15 2007-05-30 三洋電機株式会社 半導体装置
US7145223B2 (en) * 2002-05-22 2006-12-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP3916072B2 (ja) * 2003-02-04 2007-05-16 住友電気工業株式会社 交流結合回路
JP2008545280A (ja) * 2005-07-01 2008-12-11 オウヤング，キング 単一の表面実装パッケージ中に実装される完全パワーマネージメントシステム
JP5378683B2 (ja) * 2005-08-31 2013-12-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
WO2007026944A1 (ja) * 2005-08-31 2007-03-08 Sanyo Electric Co., Ltd. 回路装置およびその製造方法
DE102005061016B4 (de) 2005-12-19 2018-12-06 Infineon Technologies Ag Leistungshalbleitermodul, Verfahren zu seiner Herstellung und Verwendung in einem Schaltnetzteil
US8471374B2 (en) * 2006-02-21 2013-06-25 Stats Chippac Ltd. Integrated circuit package system with L-shaped leadfingers
DE102006033175A1 (de) * 2006-07-18 2008-01-24 Robert Bosch Gmbh Elektronikanordnung
US7659608B2 (en) * 2006-09-15 2010-02-09 Stats Chippac Ltd. Stacked die semiconductor device having circuit tape
US8294248B2 (en) * 2006-11-30 2012-10-23 Marvell World Trade Ltd. Chip on leads
US7642638B2 (en) * 2006-12-22 2010-01-05 United Test And Assembly Center Ltd. Inverted lead frame in substrate
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
US20090051019A1 (en) * 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
US20100193920A1 (en) * 2009-01-30 2010-08-05 Infineon Technologies Ag Semiconductor device, leadframe and method of encapsulating
US8547709B2 (en) * 2010-02-12 2013-10-01 Cyntec Co. Ltd. Electronic system with a composite substrate
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
CN102340233B (zh) * 2010-07-15 2014-05-07 台达电子工业股份有限公司 功率模块
US9287765B2 (en) 2010-07-15 2016-03-15 Delta Electronics, Inc. Power system, power module therein and method for fabricating power module
JP5824672B2 (ja) * 2011-02-24 2015-11-25 パナソニックＩｐマネジメント株式会社 パワーモジュール
US8692377B2 (en) 2011-03-23 2014-04-08 Stats Chippac Ltd. Integrated circuit packaging system with plated leads and method of manufacture thereof
KR200483254Y1 (ko) 2012-01-06 2017-05-02 페어차일드코리아반도체 주식회사 반도체 패키지
EP2680305A3 (en) * 2012-06-29 2014-02-26 Samsung Electro-Mechanics Co., Ltd Semiconductor package
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP6256145B2 (ja) 2014-03-26 2018-01-10 株式会社デンソー 半導体装置及びその製造方法
DE102015104995B4 (de) * 2015-03-31 2020-06-04 Infineon Technologies Austria Ag Verbindungshalbleitervorrichtung mit einem mehrstufigen Träger
CN108269778A (zh) * 2018-01-09 2018-07-10 深圳电通纬创微电子股份有限公司 一种双基岛sop芯片封装结构
CN110556370B (zh) * 2019-09-30 2024-03-29 桂林航天电子有限公司 微组装固体功率器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130283A (ja) * 1994-10-31 1996-05-21 Fuji Electric Co Ltd 半導体装置
JPH1093015A (ja) * 1996-09-11 1998-04-10 Hitachi Ltd 半導体装置
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160154A (ja) * 1984-01-30 1985-08-21 Nec Kansai Ltd Ｈｉｃ
JPS6114731A (ja) * 1984-06-29 1986-01-22 Nec Kansai Ltd 半導体装置
KR910001419B1 (ko) * 1987-03-31 1991-03-05 가부시키가이샤 도시바 수지봉합형 집적회로장치
JPH01194447A (ja) * 1988-01-29 1989-08-04 Ibiden Co Ltd 混成集積回路装置
JPH027455A (ja) * 1988-06-24 1990-01-11 Nec Corp 樹脂封止型混成集積回路
JPH0342846A (ja) * 1989-07-10 1991-02-25 Toshiba Corp ハイブリッド型樹脂封止半導体装置
US5291054A (en) * 1991-06-24 1994-03-01 Sanyo Electric Co., Ltd. Light receiving module for converting light signal to electric signal
JPH05218233A (ja) * 1992-02-06 1993-08-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05226575A (ja) * 1992-02-13 1993-09-03 Mitsubishi Electric Corp 半導体装置
JP2708320B2 (ja) * 1992-04-17 1998-02-04 三菱電機株式会社 マルチチップ型半導体装置及びその製造方法
JP3193788B2 (ja) * 1992-10-06 2001-07-30 イビデン株式会社 電子部品搭載用基板
JP3299421B2 (ja) * 1995-10-03 2002-07-08 三菱電機株式会社 電力用半導体装置の製造方法およびリードフレーム
JP3429921B2 (ja) * 1995-10-26 2003-07-28 三菱電機株式会社 半導体装置
JP3516789B2 (ja) * 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
US6002166A (en) * 1996-11-28 1999-12-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5998856A (en) * 1996-11-28 1999-12-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130283A (ja) * 1994-10-31 1996-05-21 Fuji Electric Co Ltd 半導体装置
JPH1093015A (ja) * 1996-09-11 1998-04-10 Hitachi Ltd 半導体装置
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353404A (ja) * 2001-05-22 2002-12-06 Taiheiyo Seiko Kk インテリジェントパワースイッチ装置
WO2003010047A1 (fr) 2001-07-25 2003-02-06 Max Co., Ltd. Machine a ligaturer des barres d'acier de renfort
DE10322745B4 (de) * 2002-09-26 2009-02-05 Mitsubishi Denki K.K. Leistungshalbleiter-Bauelement mit hoher Abstrahlungseffizienz
US6765285B2 (en) 2002-09-26 2004-07-20 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device with high radiating efficiency
JP4728330B2 (ja) * 2004-06-30 2011-07-20 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 電子的回路ユニット
JP2008504706A (ja) * 2004-06-30 2008-02-14 ローベルト　ボツシユ　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツング 電子的回路ユニット
KR100752239B1 (ko) * 2005-05-25 2007-08-27 신테크 컴퍼니, 리미티드 전력 모듈 패키지 구조체
JP2008016822A (ja) * 2006-06-05 2008-01-24 Denso Corp 負荷駆動装置
WO2011155165A1 (ja) * 2010-06-11 2011-12-15 パナソニック株式会社 樹脂封止型半導体装置及びその製造方法
US8471373B2 (en) 2010-06-11 2013-06-25 Panasonic Corporation Resin-sealed semiconductor device and method for fabricating the same
JP5478638B2 (ja) * 2010-06-11 2014-04-23 パナソニック株式会社 樹脂封止型半導体装置及びその製造方法
JP2012151163A (ja) * 2011-01-17 2012-08-09 Sanken Electric Co Ltd 半導体モジュール
KR101231792B1 (ko) * 2011-03-17 2013-02-08 엘에스파워세미텍 주식회사 반도체 패키지
JP2012256803A (ja) * 2011-06-10 2012-12-27 Mitsubishi Electric Corp パワーモジュールとその製造方法
JP2013162067A (ja) * 2012-02-08 2013-08-19 Mitsubishi Electric Corp パワー半導体装置

Also Published As

Publication number Publication date
EP1143514A3 (en) 2004-03-31
JP4037589B2 (ja) 2008-01-23
DE60042110D1 (de) 2009-06-10
US6313520B1 (en) 2001-11-06
EP1143514B1 (en) 2009-04-29
EP1143514A2 (en) 2001-10-10

Similar Documents

Publication Publication Date Title
JP4037589B2 (ja) 樹脂封止形電力用半導体装置
US6331221B1 (en) Process for providing electrical connection between a semiconductor die and a semiconductor die receiving member
JP3063846B2 (ja) 半導体装置
JPH11233684A (ja) 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
JP3016910B2 (ja) 半導体モジュール構造
JPH05121644A (ja) 電子回路デバイス
JPH04273150A (ja) 半導体装置
JP2620611B2 (ja) 電子部品搭載用基板
JP3942495B2 (ja) 半導体装置
WO2022162875A1 (ja) 半導体パワーモジュール
JPH01302757A (ja) 基板集合シート
JPS60200559A (ja) メモリモジュール
JP2771575B2 (ja) 混成集積回路
JPH0231794Y2 (ja)
JPH0714938A (ja) 混成集積回路装置
JPH04267361A (ja) リードレスチップキャリア
KR950002210B1 (ko) 반도체 칩 실장 방법
JPH05326814A (ja) 電子回路素子搭載用リードフレーム
JP2599290Y2 (ja) ハイブリッドｉｃ
JPS62203395A (ja) 半導体装置
JPS60169187A (ja) 金属ベ−ス回路基板
JPS6225444A (ja) 連続配線基板
JP2003168852A (ja) 電子部品の実装方法
KR20020005823A (ko) 테이프 배선기판을 이용한 볼 그리드 어레이 패키지
JPH0430565A (ja) 高出力用混成集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050829

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070410

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070626

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070807

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071030

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071101

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4037589

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101109

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131109

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term