JPS60160154A - Hic - Google Patents
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- JPS60160154A JPS60160154A JP59016614A JP1661484A JPS60160154A JP S60160154 A JPS60160154 A JP S60160154A JP 59016614 A JP59016614 A JP 59016614A JP 1661484 A JP1661484 A JP 1661484A JP S60160154 A JPS60160154 A JP S60160154A
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- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
この発明は1つのパッケージ内に複数の半導体ペレット
を内蔵させた)IIG (混成集積回路装置)に利用さ
れる。
を内蔵させた)IIG (混成集積回路装置)に利用さ
れる。
口、従来技術
一般にモノリシックICはシグナル用、パワー用の単一
機能の1個のモノリシックICペレットをリードフレー
ムのランド部にマウントし配線したもので1個のICの
機能はそのICペレ7)の機能に限定され、多機能、異
質機能の混在品の実現は回能である。また1つで多機能
を持たせたものとして上面に配線パターンを形成した1
枚の基板上に、元来搭載しているペレットや多の受動部
品とともに、完成されたICやトランジスタ等の部品を
マウントしたHICがある。しかし、このHICは基板
上への部品実装に多大工数を要して量産性が悪く高コス
ト化し、また実装スペースに大きなものが必要で大型化
する問題や、部品実装後に電気的接続部分が機械的スト
レスを受け昌くて品質的な信頼性が悪い問題があった。
機能の1個のモノリシックICペレットをリードフレー
ムのランド部にマウントし配線したもので1個のICの
機能はそのICペレ7)の機能に限定され、多機能、異
質機能の混在品の実現は回能である。また1つで多機能
を持たせたものとして上面に配線パターンを形成した1
枚の基板上に、元来搭載しているペレットや多の受動部
品とともに、完成されたICやトランジスタ等の部品を
マウントしたHICがある。しかし、このHICは基板
上への部品実装に多大工数を要して量産性が悪く高コス
ト化し、また実装スペースに大きなものが必要で大型化
する問題や、部品実装後に電気的接続部分が機械的スト
レスを受け昌くて品質的な信頼性が悪い問題があった。
そこで最近はリードフレームの1つのランド部に配線基
板をマウントし、この配線基板上にICやトランジスタ
等の多種の半導体ペレットをマウントしボンディングワ
イヤで配線したHICが上記問題点を解決するものとし
て賞用される傾向にある。しかし、このHICは1っの
配線基板上にシグナル用半導体ペレットをマウントする
場合には問題無いが、大なる放熱性を必要とするパワー
用半導体ベレントをマウントすることは適合回能である
制約があって、パワー用半導体ペレットを混載したより
多機能のHICを得ることが雌しかった。
板をマウントし、この配線基板上にICやトランジスタ
等の多種の半導体ペレットをマウントしボンディングワ
イヤで配線したHICが上記問題点を解決するものとし
て賞用される傾向にある。しかし、このHICは1っの
配線基板上にシグナル用半導体ペレットをマウントする
場合には問題無いが、大なる放熱性を必要とするパワー
用半導体ベレントをマウントすることは適合回能である
制約があって、パワー用半導体ペレットを混載したより
多機能のHICを得ることが雌しかった。
ハ0発明の目的
本発明は配線基板を使ったシグナル用、パワー用半導体
ペレット混載タイプのものに有効なHICを提供するこ
とを目的とする。
ペレット混載タイプのものに有効なHICを提供するこ
とを目的とする。
二4発明の構成
本発明の構成はリードフレームのランド部上に固着した
配線基板の周辺に部分的に延長部を設け、この延長部と
前記ランド部の近傍から延びる複数のリードの対応する
リード端部とを交叉させ、この交叉するリード端部上に
パワー用半導体ペレットをマウントした構造のHICで
ある。このパワー用半導体ペレットは上面の電極が配線
基板の配線パターンや他のリードとボンディングワイヤ
で接続され、また下面の電極と他の半導体ペレットとの
接続は当パワー用半4体ペレットをマウントしたリード
端部を介してボンディングワイヤで行われる。
配線基板の周辺に部分的に延長部を設け、この延長部と
前記ランド部の近傍から延びる複数のリードの対応する
リード端部とを交叉させ、この交叉するリード端部上に
パワー用半導体ペレットをマウントした構造のHICで
ある。このパワー用半導体ペレットは上面の電極が配線
基板の配線パターンや他のリードとボンディングワイヤ
で接続され、また下面の電極と他の半導体ペレットとの
接続は当パワー用半4体ペレットをマウントしたリード
端部を介してボンディングワイヤで行われる。
ホ、実施例
第1図〜第3図は、本発明の実施例に関するHICの平
面図、断面図、斜視図であり、図面の実施例において、
(1)はリードフレームで、基板マウント用ランド部(
2)とその周辺から外方に延びる複数のリード(3)、
(3)、−をタイバ(4)、(4)、・−で一連に一体
化したものである。(5)はランド部(2)上に固着さ
れた配線基板で、トリアジン等の絶縁基板(6)上に銅
箔金メツキ配線体などによる複数の配線パターン(7)
、(7)、−を形成したものである。(8)、(8)、
−は配線基板(5)上の要所にマウントしたMO,SI
Cやトランジスタ等の複数のシグナル用半導体ペレット
、 (9)、 (9)、−はリード(3)、 (3)、
・・−のランド部(2)側の端部上に選択的にマウント
した出力段トランジスタ等の複数のパワー用半導体ペレ
ット、(10)、(10) 、・−は各半導体ペレット
(8)、(8)、・−・、(9)、(9)、・−の表面
電極間やこの表面電極とリード(3)、(3)、−・−
・間、表面電極と配線パターン(7)、(7)、・−間
、配線パターン(7)、(7)、・−・とリード(3)
、 (3)、−・間に選択的にボンディングされた複数
のワイヤである。
面図、断面図、斜視図であり、図面の実施例において、
(1)はリードフレームで、基板マウント用ランド部(
2)とその周辺から外方に延びる複数のリード(3)、
(3)、−をタイバ(4)、(4)、・−で一連に一体
化したものである。(5)はランド部(2)上に固着さ
れた配線基板で、トリアジン等の絶縁基板(6)上に銅
箔金メツキ配線体などによる複数の配線パターン(7)
、(7)、−を形成したものである。(8)、(8)、
−は配線基板(5)上の要所にマウントしたMO,SI
Cやトランジスタ等の複数のシグナル用半導体ペレット
、 (9)、 (9)、−はリード(3)、 (3)、
・・−のランド部(2)側の端部上に選択的にマウント
した出力段トランジスタ等の複数のパワー用半導体ペレ
ット、(10)、(10) 、・−は各半導体ペレット
(8)、(8)、・−・、(9)、(9)、・−の表面
電極間やこの表面電極とリード(3)、(3)、−・−
・間、表面電極と配線パターン(7)、(7)、・−間
、配線パターン(7)、(7)、・−・とリード(3)
、 (3)、−・間に選択的にボンディングされた複数
のワイヤである。
このHICの特徴は配線基板(5)の周辺一部を延長さ
せ、この延長部(A)を一部のリード(3)のL字状端
部(B)に交叉させて接着材(11)にて接着している
こと、及びこのリード端部(B)に1つのパワー用半導
体ペレット(9)をマウントすることである。いまリー
ド端部(B)上の半導体ペレット(9)を裏面にコレク
タ電極を有する第1複合トランジスタペレット(T1)
とし、延長部(A)の近傍から延びる他のリード(3)
の端部(C)上にマウントしたパワー用半導体ペレット
(9)を裏面にコレクタ電極を有する第2複合トランジ
スタペレフト(T2)として説明すると、第12第2複
合トランジスタペレット(T1)、(T2)は対応する
リード端部(B)、(C)上に半田ヤAgペースト等の
ロー材でマウントされ、対応する各リード(3)、(3
)はコレクタリードとして外部に取出される。第1複合
トランジスタペレット(T1)の表面のベースやエミッ
タの各電極はその近傍のリード(3)と延長部(A)上
の配線パターン(7)、(7)にワイヤ(10)、(1
0) 、−・で接続される。第2複合トランジスタペレ
ット(T2)の表面のベースやエミッタの各電極は配線
基板(5)にマウントされた例えば1つのシグナル用半
導体ペレット(8)の表面電極に中継用配線パターン(
7°)、(7°)、−・を介してワイヤ(lO)、(l
O)、・−で接続される。そして、第1複合トランジス
タペレット(T1)のコレクタ電極と第2複合トランジ
スタペレット(T2)との接続は第2複合トランジスタ
ペ1ノット(T2)の表面電極をリード端部(B)にワ
イヤ(10”)、(10’ )、−で接続することによ
り達成される。
せ、この延長部(A)を一部のリード(3)のL字状端
部(B)に交叉させて接着材(11)にて接着している
こと、及びこのリード端部(B)に1つのパワー用半導
体ペレット(9)をマウントすることである。いまリー
ド端部(B)上の半導体ペレット(9)を裏面にコレク
タ電極を有する第1複合トランジスタペレット(T1)
とし、延長部(A)の近傍から延びる他のリード(3)
の端部(C)上にマウントしたパワー用半導体ペレット
(9)を裏面にコレクタ電極を有する第2複合トランジ
スタペレフト(T2)として説明すると、第12第2複
合トランジスタペレット(T1)、(T2)は対応する
リード端部(B)、(C)上に半田ヤAgペースト等の
ロー材でマウントされ、対応する各リード(3)、(3
)はコレクタリードとして外部に取出される。第1複合
トランジスタペレット(T1)の表面のベースやエミッ
タの各電極はその近傍のリード(3)と延長部(A)上
の配線パターン(7)、(7)にワイヤ(10)、(1
0) 、−・で接続される。第2複合トランジスタペレ
ット(T2)の表面のベースやエミッタの各電極は配線
基板(5)にマウントされた例えば1つのシグナル用半
導体ペレット(8)の表面電極に中継用配線パターン(
7°)、(7°)、−・を介してワイヤ(lO)、(l
O)、・−で接続される。そして、第1複合トランジス
タペレット(T1)のコレクタ電極と第2複合トランジ
スタペレット(T2)との接続は第2複合トランジスタ
ペ1ノット(T2)の表面電極をリード端部(B)にワ
イヤ(10”)、(10’ )、−で接続することによ
り達成される。
へ0発明の効果
上記構成によるとパワー用半導体ペレット(9)、(9
)、−・は放熱性の良いリード(3)、(3)、−上に
マウントされるので充分高パワーのものの実装を可能に
し、シグナル用、パワー用半導体ペレット混載タイプの
HICの実現化、各半導体ペレットの高密度実装による
小形化を容易にする。またパワー用半導体ペレット(9
)、(9)、−の位置をワイヤ(10)、(10) 、
−−−一−が最短長で無理無く配置されるよう選択する
ことがリードフレーム(1)の設計により可能で、ワイ
ヤボンディング性に信頼性の良いものが得られる。更に
、上記具体例の如く第11第2複合トランジスタペレッ
ト(T1)、(T2)の少なくともコレクタ電極にはワ
イヤボンディングする必要が無くて、ボンディングワイ
ヤ数の減少化が図れる。特に配線基板(5)の延長部(
A)とリード端部(B)の交叉により第1、第2複合ト
ランジスタペレット(TI )、(T2)間の接続が無
理無く最短のワイヤ長で行える。
)、−・は放熱性の良いリード(3)、(3)、−上に
マウントされるので充分高パワーのものの実装を可能に
し、シグナル用、パワー用半導体ペレット混載タイプの
HICの実現化、各半導体ペレットの高密度実装による
小形化を容易にする。またパワー用半導体ペレット(9
)、(9)、−の位置をワイヤ(10)、(10) 、
−−−一−が最短長で無理無く配置されるよう選択する
ことがリードフレーム(1)の設計により可能で、ワイ
ヤボンディング性に信頼性の良いものが得られる。更に
、上記具体例の如く第11第2複合トランジスタペレッ
ト(T1)、(T2)の少なくともコレクタ電極にはワ
イヤボンディングする必要が無くて、ボンディングワイ
ヤ数の減少化が図れる。特に配線基板(5)の延長部(
A)とリード端部(B)の交叉により第1、第2複合ト
ランジスタペレット(TI )、(T2)間の接続が無
理無く最短のワイヤ長で行える。
尚、本発明は上記実施例に限らず、配線基板やリードフ
レームの形状はマウントする半導体ペレットの数や内容
に応じ変更される。
レームの形状はマウントする半導体ペレットの数や内容
に応じ変更される。
図面は本発明の一実施例を示すもので第F図は要部平面
図、第2図は第1図のX−X線に沿う拡大断面図、第3
図は第1図の要部の拡大斜視図である。 (1) −・リードフレーム、(2)・−ランド部、(
3)−リード、(5”)−配線基板、(8)−(シグナ
ル用)半導体ペレット、(9)、(T1)、(T2)・
・−パワー用半導体ペレット、(A)・−・延長部、(
B)・−・リード端部。 手続補正書 昭和59年 5月 9日 1、事件の表示 昭和59年特許願第16614号 2、発明の名称 HI C 3、補正をするもの ゛ 事件との関係 特許出願人 名称 関西日本電気株式会社 4、代理人 畢550 住 所 大阪府大阪市西区江戸堀1丁目15番26号5
、補正の対象 明細書 6、補正の内容 ・・°−゛ 、 明細書中 ■9発明の名称の欄を下記の通り補正する。 「混成集積回路装置」 ■、特許請求の範囲を下記の通り補正する。 ■、第1頁第16行、第2頁第8行、第9行、第19行
、第20行、第3頁第6行、第10行、第17行、第4
頁第6行、第5頁第9行、第7頁第7行rHI C」を r’ D J色補正する。
図、第2図は第1図のX−X線に沿う拡大断面図、第3
図は第1図の要部の拡大斜視図である。 (1) −・リードフレーム、(2)・−ランド部、(
3)−リード、(5”)−配線基板、(8)−(シグナ
ル用)半導体ペレット、(9)、(T1)、(T2)・
・−パワー用半導体ペレット、(A)・−・延長部、(
B)・−・リード端部。 手続補正書 昭和59年 5月 9日 1、事件の表示 昭和59年特許願第16614号 2、発明の名称 HI C 3、補正をするもの ゛ 事件との関係 特許出願人 名称 関西日本電気株式会社 4、代理人 畢550 住 所 大阪府大阪市西区江戸堀1丁目15番26号5
、補正の対象 明細書 6、補正の内容 ・・°−゛ 、 明細書中 ■9発明の名称の欄を下記の通り補正する。 「混成集積回路装置」 ■、特許請求の範囲を下記の通り補正する。 ■、第1頁第16行、第2頁第8行、第9行、第19行
、第20行、第3頁第6行、第10行、第17行、第4
頁第6行、第5頁第9行、第7頁第7行rHI C」を r’ D J色補正する。
Claims (1)
- (1) リードフレームのランド部に固着した配線基板
上に複数の半導体ペレットをマウントしたHICにおい
て、前記配線基板の周辺に部分的に延長部を設け、この
延長部と前記ランド部の近傍から延びる複数のリードの
対応するり−ド端部とを交叉させ、この交叉するリード
端部上にパワー用半導体ペレットをマウントしたことを
特徴とするH I G。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59016614A JPS60160154A (ja) | 1984-01-30 | 1984-01-30 | Hic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59016614A JPS60160154A (ja) | 1984-01-30 | 1984-01-30 | Hic |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60160154A true JPS60160154A (ja) | 1985-08-21 |
Family
ID=11921200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP59016614A Pending JPS60160154A (ja) | 1984-01-30 | 1984-01-30 | Hic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60160154A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63164245U (ja) * | 1987-04-15 | 1988-10-26 | ||
FR2618944A1 (fr) * | 1987-07-28 | 1989-02-03 | Sgs Thomson Microelectronics | Dispositif a semi-conducteur encapsule dans un boitier comprenant un support metallique et un corps en resine synthetique |
US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
EP0503455A2 (de) * | 1991-03-14 | 1992-09-16 | TEMIC TELEFUNKEN microelectronic GmbH | Elektronische Baugruppe und Verfahren zur Herstellung von elektronischen Baugruppen |
JPH0713661A (ja) * | 1993-06-17 | 1995-01-17 | Nec Corp | 半導体集積回路とその使用方法 |
WO1996008842A1 (en) * | 1994-09-15 | 1996-03-21 | National Semiconductor Corporation | Electronic system circuit package |
FR2740610A1 (fr) * | 1995-10-26 | 1997-04-30 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant un dispositif de puissance et un dispositif de commande formes sur des cadres de montage |
JPH11233712A (ja) * | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
EP1143514A3 (en) * | 2000-03-07 | 2004-03-31 | Mitsubishi Denki Kabushiki Kaisha | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon |
JP2009059759A (ja) * | 2007-08-30 | 2009-03-19 | Asmo Co Ltd | 樹脂封止型半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5146901A (ja) * | 1974-10-18 | 1976-04-22 | Matsushita Electric Ind Co Ltd |
-
1984
- 1984-01-30 JP JP59016614A patent/JPS60160154A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5146901A (ja) * | 1974-10-18 | 1976-04-22 | Matsushita Electric Ind Co Ltd |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63164245U (ja) * | 1987-04-15 | 1988-10-26 | ||
JPH0451488Y2 (ja) * | 1987-04-15 | 1992-12-03 | ||
FR2618944A1 (fr) * | 1987-07-28 | 1989-02-03 | Sgs Thomson Microelectronics | Dispositif a semi-conducteur encapsule dans un boitier comprenant un support metallique et un corps en resine synthetique |
US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
EP0503455A2 (de) * | 1991-03-14 | 1992-09-16 | TEMIC TELEFUNKEN microelectronic GmbH | Elektronische Baugruppe und Verfahren zur Herstellung von elektronischen Baugruppen |
JPH0713661A (ja) * | 1993-06-17 | 1995-01-17 | Nec Corp | 半導体集積回路とその使用方法 |
WO1996008842A1 (en) * | 1994-09-15 | 1996-03-21 | National Semiconductor Corporation | Electronic system circuit package |
FR2740610A1 (fr) * | 1995-10-26 | 1997-04-30 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comportant un dispositif de puissance et un dispositif de commande formes sur des cadres de montage |
JPH11233712A (ja) * | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
EP1143514A3 (en) * | 2000-03-07 | 2004-03-31 | Mitsubishi Denki Kabushiki Kaisha | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon |
JP2009059759A (ja) * | 2007-08-30 | 2009-03-19 | Asmo Co Ltd | 樹脂封止型半導体装置 |
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