JPS6114731A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6114731A
JPS6114731A JP59135577A JP13557784A JPS6114731A JP S6114731 A JPS6114731 A JP S6114731A JP 59135577 A JP59135577 A JP 59135577A JP 13557784 A JP13557784 A JP 13557784A JP S6114731 A JPS6114731 A JP S6114731A
Authority
JP
Japan
Prior art keywords
land
lead
lead frame
wiring board
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59135577A
Other languages
English (en)
Inventor
Yukitaka Tokumoto
幸孝 徳本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
Priority to JP59135577A priority Critical patent/JPS6114731A/ja
Publication of JPS6114731A publication Critical patent/JPS6114731A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ！ｉ上皇訓■分艷 この発明は半導体ベレットマウント用ランド部とこのラ
ンド部の近傍から周辺に延びる複数のリードをタイバー
で連結一体化したリードフレームを使用して成る半導体
装置に関する。
従来−＋７）ＪｉｘＬ 最近、半導体装置は、小形化、多機能化の要求が著しく
、ＩＣなどの回路築積度が向上するほど、外部導出端子
が増加し、１つの半導体装置に使用されるリード数は益
々多くなる傾向にある。よってこの種半導体装置製造に
使用されるリードフレーム４．ｔ：、４ｐ々フアインパ
ターン化されている。またリードフレームは特殊な用途
に使用されるのもはエツチング法によ幻成形されるが、
一般のトランジスタ、リニアＩＣ１ハンプリツドＩＣな
どのリードフレームは金属板をプレス打抜き加工したも
のが製作費が格段に安価で、一般的である。
リードフレームを使った従来の半導体装置を第６図乃至
第８図を参照し乍ら説明すると次の通りである。第６図
及び第７図において、（１）はファインパターン化され
たリードフレームで、図面では１つのベレットマウント
用ランド部（２）と、このランド部（２）の周辺近傍に
配された多数本のリード（３）（３）　　をタイバー　
（４）（４）　　−で連結したものとから成っている。
このリードフレーム（１）は、ランド部（２）とリード
（３）（３１−が同一面に並ぶフラントベース型である
。（５）はランド部（２）上にマウントされた１つの半
導体ペレット、（６）（６）−は半導体ペレット（５）
の表面電極と、これと対応するり−Ｆ’　（３）（３）
のランド部側先端部（３°）　　（３’）−との間を横
架接続したＡｕ線ワイヤである。このワイヤボンディン
グ後、図面鎖線部分に外装樹脂材（ｍ）がモールド成形
され、その後リードフレーム（１）からタイバー（４）
（４）　　−が切断除去されて個々の樹脂封止型半導体
装置が得られる。
上記半導体ペレット〈５）は厚さが約２００〜３００μ
ｍの大電力用のものか、熱抵抗等の制約がなく厚さが約
４００〜５００μｍと一段と大きい小信号用のいずれか
で、この半導体ペレット（５）として小信号用のものを
使用した場合は半導体ペレット（５）の表面電極とリー
ド（３）（３）−との段差が大きくなってワイヤ（６）
（６）　が長くなり、ワイヤ垂れ下りによるラ　・ンド
部（２）へのショート〔エツジタッチ〕の問題が発仕し
ｂい。そこで半導体ペレ７）（５）に小信号用のものを
使用する場合は第８図に示すようにランド部（２゛）を
リード（３）　　（３）−より少し下げて半導体ペレッ
ト（５）の表面とり−１”（３）（３）　　を同稈度の
高さに揃えて上記エソシタフナ等の問題を解消したディ
ンプル型り一１゛フレーム（ｌ゛）が賞用されている。
発朋左解決↓球う−スーする問題点 先述した半導体装置の小形化、多機能化によるリート数
の増大により、リードフレームのランド部近傍に配さ杓
るり一１゛先端部の幅や間隔は２００μ■１程度にまで
小さくなり、板厚は０．１〜０．３ａ＋ｍ程度がほとん
どであるため、リーＩ゛フレーム形成段階で、リード先
端部に反りや捩れ、曲がりなどの乱れが生じることが多
々あった。このようにリード先端部に乱れが在るとワイ
ヤボンディング時にリード先端部のパターン認識を難し
くし、認識ミスを招き、またリード先端部を平坦な台」
二に乗セてワ・イヤボンディングを行っているがリード
先端部に乱れが生じると、リード先端部が台から浮き上
がってこの部分への熱圧着や超音波溶接等のワイヤボン
ディングが難しくなり、ボンディング歩留まりやボンデ
ィング作業性を息＜シていた。更にリード先端部は解放
端なため、ワイヤボンディング後のリードフレーム搬送
時やモールド成形時等において、リードフレームに外力
が加わるとリード先端部が振動Ｌ７°ζワイヤ切れを招
いたり、ワイヤフ１−Ｊ２を崩して、エソシタフナ、ワ
・イヤ同士のショート等を招き信頼性を悪くしていた。
このような問題はファインパターン化されたリードフレ
ーム、プレス打抜き方式で製作されたリードフレームに
おいて目立って多（発生していた。
また第６図乃至第７図に示した半導体装置の機能は１つ
のランド部上にマウントした半導体ペレット１１１！Ｉ
の単一機能に限定され、多機能化が図れない。また１つ
のランド部上に複数の半導体ぺ【・ソトをマウントして
リードとワイヤボンディングで１続しモールド成形して
多機能化を実現させたハイブリッドＩｃがあるが、この
ようなハイブリッドＩＣは抵抗、容置、インダクタンス
素子の受動素子の増設、特に大インダクタンス素子の増
設が難しくて実現していない、そこでハイブリッドＩＣ
における受動素子増設の場合には需要家にて、外付けで
もって追加して、所望の回路を形成し７ているため、完
成した回路は大形化、高コスト化する問題があった。
またリードフレームを使った半導体装置は、ランド部上
にマウントされる半導体ペレットの種類や数を変えて機
能追加さセると、この追加に応じてリードフレームの段
重変更が必要で、多ｆｌ類の半導体装置に対するリード
フレームの標準化が難しく、特に少量多品種のハイブリ
ッドＩＣにおいて不利であった。
岡■点ｆ邂訣ｊ擾大−吟の手段 本名案は上記従来の各問題点に鑑みてなされたもので、
この問題点を解決する本考案の技術的手段はリードフレ
ームのランド部下とこのランド部の近傍から周辺に延び
る桟数のリードのランド部側先端部下とに跨がって、少
なくともその裏面に受動素子を含む回路素子パターンを
形成した配線基板を固着Ｌ７て、前記ランド部や配線基
板上に半導体ペレット等の部品を固着してワイヤボンデ
ィングで接続した構造にすることである。
作用 この技術的手段によるとリードフレームのランド部近傍
に配されたリード先端部は、その下面に固定された配線
基板で支持されるため、リード先端部の乱れ、振動が無
くなり、リードのワイヤボンディング性の改善、ボンデ
インク後のワイヤ断線やワイヤフオーム崩れなどの防止
が図れる。また配線基板に半導体ペレットや受動素子を
マウントすることにより、半導体装置の小形化、多機能
化が可能であり、また機能変更に配線基板のみを対応さ
せて変更させることによりリードフレームの標準化が図
れる。更にランド部］−に大電力用半導体ペレット、配
線基板トに小信号用半導体ペレットをマウントする選択
によって少なくとも小信号用半導体ペレットとリードを
ディンプル構造にすることができ、ワイヤボンディング
性の良いものが得られる。
実施例 以下本考案の第１実施例をＷＡ１図及び第２図、第２実
施例を第３図、第３実施例を第４図及び第５図を参照し
乍ら説明する。
第１図及び第２図において、（７）はファインパターン
化されたリードフレームで、図面では１つのランド部（
８）と、このランド部（８）の近傍から延びる多数のリ
ード（９）（９）をタイバー（１０）　　（１０）　　
−で連結一体化した部分を示す。（１１）は本発明の特
徴とする配線基板で、ランド部（８）の下面全域とリー
ド（９）（９）−のランド部側先端部（９°）（９°）
−の下面に跨がって絶縁性接着剤（１２）で貼着固定さ
れる。配線基板（１１）はシリコンやプラスチックなど
の絶縁基板（１３）の表裏両面に受動素子パターンや配
線パターン、ポンディングパッド、半田付ランドなどの
回路素子パターン（１４ａ　）（１４ｂ　）を薄膜状に
被着形成したものである。
（１５）はランド部（８）上にマウントされた大電力用
半導体ペレット、（１６）は配線基板（１１）上の半田
付ランドにマウントされた小信号用半導体ペレット、（
ＩＴ）　　（１７）−・・は配線基板（１１）上の他の
半田付ランドにマウントされた抵抗コンデンサ等のチッ
プ部品である。（１Ｂ）　　（１Ｂ）−は各半導体ペレ
ット（１５）　　（１６）の表面電極と対応するリード
先端部（９’）　　（９’）−・及び配線基板（１１）
のボンディングバンドや、配線基板（１１）のポンディ
ングパッドと対応するリード先端部（９’）　　（９°
）−を電気的接続するボンディングワイヤである。１線
の（１９）はワイヤボンディング後にモールド成形され
る外装樹脂材である。
尚、上記実施例の半導体装置は、ハイブリッドＩＣに適
用したものであり、これの製造はリードフレーム（７）
への配線基板（１１）の貼着固定、ランド部（８）と配
線基板（１１）上への半導体ペレンｌ−（１５）　　（
１６）とチップ部品（１７）（１７）−−のマウント、
ワイヤボンディング、樹脂モールド成形、及びリードフ
レーム（７）からタイバー（１０）　　（１０）　　を
切断除去して個々のハイブリッドＩＣを得る工程で行わ
れる。
このような半導体装置は次のことを可能にする。
第一に、リードフレーム（７）の各リード先端部（９’
）　　（９°）　は配線基板（１１）の絶縁基板（１３
）上に貼着固定されているので、リードフレーム（７）
の成形時にリード先端部（９°）〈９″）−に乱れが！
ｌ−じても、この乱れは絶縁基板（１３）上に押し付は
貼着される時に修正されるので、リード先端部（９°）
　　（９’）　　は絶縁基ｉ　（１３）上に乱れの無い
状態で固定される。従ってリード先端部（９’）　　（
９’）−へのワイヤボンディングは、常に良好な条件下
で行えてボンディング性が向−卜する。またリードフレ
ーム搬送時やモールド成形時に外力が加わってもリード
先端部（９°）（９°）　は絶縁基板（１３）で安定に
支持されて動くことが無いので、ワイヤ断線、ワイヤ倒
れ等の事故が減少し、歩留まりの良い半導体装置製造を
可能にする。
第二に、配線基板（１１）の表面の回路素子パターン（
１４ａ　）はランド部（８）やリード先端部（９’）　
　（９°）−の存在でパターニングできる面積で小さく
なるが、裏面の回路素子パターン（１４ｂ　）は大きな
面積のところにバターニングでき、而も裏面にはポンデ
ィングパッドや半田付ランドのバターニングの必要が無
いので、この回路素子パターン（１４ｂ　）は主に受動
素子をパターニングしたもので構成できる。この裏面回
路素子パターン（１４ｂ　）の受動素子は抵抗、コンデ
ンサ、インダクタンス素子でいずれも大抵抗、大容量、
大インダクタンスのものが形成できる。また裏面の回路
素子パターン（１４ｂ　）と表面の回路素子パターン（
１４ａ　）との接続は絶縁基板（１３）に第２図に示す
ようにスルーホール（２０＞　　（２０）　−を形成し
てこのスルーホール（２０）　　（２０）−を介して上
下パターンの回路端子間を接続することで容易に行える
。このような配線基板（１１）の使用により大抵抗、大
容量、大インダクタンスの従来外付けしていた部品が省
略でき、ハイブリッドＩＣのより小形化、多機能化、低
コスト化が実現できる。
第三に、大電力用半導体ベレン）　（１５）をランド部
（８）に、小信号用半導体ベレソＩ−（１６）を配線基
板（１１）にマウントすることにより、大電力用半導体
ペレット（１５）の放熱性が保証され、また厚さの大き
い小信号用半導体ペレット（１６）は、対応するリード
先端部（９’）　　（９″）−・とディンプル構造で配
置されることになってボンディング性が保証される。
第四に、パイブリッドｆＣの品種に応じ配線基板（１１
）を多品種用意して、ハイブリッドＩＣの機能変更に応
じ使用する配線基板（１１）を選択すればリードフレー
ム（７）の標準化が可能となり、リードフレーム（７）
の製造コストの低減が図れる。これは多品種少量生産の
ハイブリッドＩＣにとって特に有効である。
第３図の第２実施例は上記リードフレーム（７）を使用
したハイブリッドＩＣであって、第１実施例との相違点
は配線基板（１１’　）に上記配線基板（１１）のラン
ド部マウント予定部分の周辺部を除く中央部分に窓孔（
２１）を形成した棒状のものを用いることである。
第４図及び第５図の第３実施例はリードフレーム（２２
）、配線基板（２３）共に変更したハイブリッドＩＣを
示す。リードフレーム（２２）は１つのランド部（２４
）の周辺に幅広の大電力用リード群（２５）とファイン
パターン化された幅狭の小電力用リード群（２６）を配
し、各々、タイバー（２７）　　（２７Ｌ−で連結した
ものである。
配線基板（２３）はランド部（２４）の下面一部と小電
力用リード群（２６）の各リード先端部（２６’　）（
２６°）・−・下に貼着固定される大きさものが使用さ
れる。この配線基板（２３）は、絶縁基板（２８）の表
裏両面に回路素子パターン（２９ａ　）（２９ｂ　）を
形成したものである。リードフレーム（２２）への配線
基板（２３）の貼着固定後に第１実施例と同様に部品マ
ウント、ワイヤボンディング、モールド成形が行われる
。
この第３実施例において、大電力用リード群（２５）の
各リード先端部（２５’　）　　（２５’　）　−下に
も配線基板を貼着してもいいが、大電力用リード群（２
５）はリード幅が大きくて機械的に安定しているので、
配線基板の貼着は必ずしも必要とせず、従って上記第３
実施例の如くすることが配線基板の材料節約の意味から
望ましい。
尚、本発明はハイブリッドＩＣに限らず、リニアＩＣな
どにも同様に適用し得る。
血■ｐ碧１ 本発明によれば、リードフレームがファインパターン化
されてもリード先端部への配線基板の固着一体化で、ワ
イヤのボンディング性改善が図れ、歩留まりの良い高１
ｒｓＷＩ性の半導体装置が提供できる。また配線基板の
付設でリードフレームの標準化や、外付は部品の省略が
可能で半導体装置の小形化、多機能化、低コスト化が図
れる。
【図面の簡単な説明】
第１図及び第２図は本発明の第１実施例である半導体装
置に用いられるリードフレームを示す部分平面１フ及び
Ａ−Ａ線に沿う要部断面図、第３図は本発明の第２実施
例を示すリードフレームの断面図、第４図及び＠５図は
本発明の第３実施例を示すリードフレームの部分平面図
及びＢ　−Ｂ　Ｉｍに沿う要部断面図である。第６図及
び第７図は従来の半導体装置に用いられるリードフレー
ムの部分平面図及びＣ−Ｃ線に沿う断面図、第８図は他
の従来の半導体装置に用いられるリードフレームの要部
断面図である。 （７）−ｍ−リードフレーム、（８）−ランド部、　（
９）−リード、　（９’）−リード先端部、（１１）　
　（１１’　）　−配線基板、（１３）　−絶縁基板、
（１４ａ　）　　（１４ｂ　）−回路素子パターン、（
１５）（１６）　　（１７）−・一部品、（２２）−リ
ードフレーム、（２３）−・−配線基板、（２４）−ラ
ンド部、（２５）（２６）　　−リード〔群〕、　（２
５”　）　　（２６’　　）−リード先端部、（２Ｂ）
　−絶縁基板、（２９ａ　）　　（２９ｂ　）−回路素
子パターン。 く］ １１１４図 箇５図 第７図 Ｗ！８図

Claims (1)

    【特許請求の範囲】
  1. （１）リードフレームのランド部下とこのランド部の近
    傍から周辺に延びる複数のリードのランド部側先端部下
    とに跨がって、少なくともその裏面に受動素子を含む回
    路素子パターンを形成した配線基板を固着して、前記ラ
    ンド部や配線基板上に半導体ペレット等の部品を固着し
    てワイヤボンディングで接続したことを特徴とする半導
    体装置。
JP59135577A 1984-06-29 1984-06-29 半導体装置 Pending JPS6114731A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59135577A JPS6114731A (ja) 1984-06-29 1984-06-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59135577A JPS6114731A (ja) 1984-06-29 1984-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JPS6114731A true JPS6114731A (ja) 1986-01-22

Family

ID=15155064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59135577A Pending JPS6114731A (ja) 1984-06-29 1984-06-29 半導体装置

Country Status (1)

Country Link
JP (1) JPS6114731A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112655U (ja) * 1984-12-26 1986-07-16
WO1997024764A1 (en) * 1996-01-02 1997-07-10 Texas Instruments Incorporated Integrated system package
EP1143514A3 (en) * 2000-03-07 2004-03-31 Mitsubishi Denki Kabushiki Kaisha Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
EP2104142A2 (en) 2008-03-18 2009-09-23 MediaTek Inc. Semiconductor chip package
US8018037B2 (en) 2009-04-16 2011-09-13 Mediatek Inc. Semiconductor chip package
US8106490B2 (en) 2008-03-18 2012-01-31 Mediatek Inc. Semiconductor chip package
EP2618371A3 (en) * 2012-01-19 2017-02-22 Semiconductor Components Industries, LLC Semiconductor device
EP4027382A4 (en) * 2019-09-30 2023-04-05 Huawei Technologies Co., Ltd. LEAD FRAME, PACKAGED INTEGRATED PCB, POWER CHIP AND PACKING METHOD FOR PCB
EP4195261A1 (en) * 2021-12-08 2023-06-14 Nxp B.V. Semiconductor package having lead frame with semiconductor die and component module mounted on opposite surfaces of the lead frame and methods of manufacture thereof

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112655U (ja) * 1984-12-26 1986-07-16
WO1997024764A1 (en) * 1996-01-02 1997-07-10 Texas Instruments Incorporated Integrated system package
EP1143514A3 (en) * 2000-03-07 2004-03-31 Mitsubishi Denki Kabushiki Kaisha Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
US8212343B2 (en) 2008-03-18 2012-07-03 Mediatek Inc. Semiconductor chip package
EP2104142A2 (en) 2008-03-18 2009-09-23 MediaTek Inc. Semiconductor chip package
EP2104142A3 (en) * 2008-03-18 2010-10-13 MediaTek Inc. Semiconductor chip package
US7875965B2 (en) 2008-03-18 2011-01-25 Mediatek Inc. Semiconductor chip package
US8106490B2 (en) 2008-03-18 2012-01-31 Mediatek Inc. Semiconductor chip package
US8018037B2 (en) 2009-04-16 2011-09-13 Mediatek Inc. Semiconductor chip package
US8288848B2 (en) 2009-04-16 2012-10-16 Mediatek Inc. Semiconductor chip package including a lead frame
EP2618371A3 (en) * 2012-01-19 2017-02-22 Semiconductor Components Industries, LLC Semiconductor device
EP4027382A4 (en) * 2019-09-30 2023-04-05 Huawei Technologies Co., Ltd. LEAD FRAME, PACKAGED INTEGRATED PCB, POWER CHIP AND PACKING METHOD FOR PCB
US11887918B2 (en) 2019-09-30 2024-01-30 Huawei Technologies Co., Ltd. Lead frame, packaged integrated circuit board, power chip, and circuit board packaging method
EP4195261A1 (en) * 2021-12-08 2023-06-14 Nxp B.V. Semiconductor package having lead frame with semiconductor die and component module mounted on opposite surfaces of the lead frame and methods of manufacture thereof

Similar Documents

Publication Publication Date Title
JP3454920B2 (ja) 半導体パッケージおよびその製造方法
KR100226737B1 (ko) 반도체소자 적층형 반도체 패키지
US6593647B2 (en) Semiconductor device
US10373894B2 (en) Package structure and the method to fabricate thereof
JPH04211152A (ja) 多重層リード・フレーム素子
JPS6114731A (ja) 半導体装置
EP0210371A1 (en) Semiconductor device having a plurality of leads
JP2798108B2 (ja) 混成集積回路装置
JPH023622Y2 (ja)
JPS61150253A (ja) 半導体リ−ドフレ−ム
JP2541532B2 (ja) 半導体モジュ―ル
JPH07297348A (ja) 半導体装置およびその製造に用いるリードフレームならびに半導体装置の製造方法
JP2715810B2 (ja) フィルムキャリア半導体装置とその製造方法
JPS589585B2 (ja) デンシブヒンヨウリ−ドフレ−ム
US6566982B2 (en) Lead frame set and saw filter using the same
JPH0817960A (ja) Ｑｆｐ構造半導体装置
JPH081108Y2 (ja) Ｉｃモジュール
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
JPS60200559A (ja) メモリモジュール
KR0144015B1 (ko) 반도체 소자의 패키지 장치 및 그 제조방법
JP2536568B2 (ja) リ―ドフレ―ム
JP2513044Y2 (ja) 半導体装置
JPH02121361A (ja) 半導体装置用リードフレーム
JPH064580Y2 (ja) 電子回路装置