JP2003168852A - 電子部品の実装方法 - Google Patents
電子部品の実装方法Info
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- JP2003168852A JP2003168852A JP2001365925A JP2001365925A JP2003168852A JP 2003168852 A JP2003168852 A JP 2003168852A JP 2001365925 A JP2001365925 A JP 2001365925A JP 2001365925 A JP2001365925 A JP 2001365925A JP 2003168852 A JP2003168852 A JP 2003168852A
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Abstract
(57)【要約】
【課題】 メモリ素子を三次元的に配置して、メモ
リ素子の占有面積を小さくできるとともに、配線の高密
度化を図ることができる電子部品の実装方法を提供す
る。 【解決手段】 両面基板である基板本体３には、その第
１面に第１メモリ素子IC１０１と、その裏面に第２メモ
リ素子IC２０１とを、各素子のピンアサインおよび配置
が鏡像関係となるように実装し、第１メモリ素子IC１０
１と第２メモリ素子IC２０１とを、スルーホール11にて
接続する。
リ素子の占有面積を小さくできるとともに、配線の高密
度化を図ることができる電子部品の実装方法を提供す
る。 【解決手段】 両面基板である基板本体３には、その第
１面に第１メモリ素子IC１０１と、その裏面に第２メモ
リ素子IC２０１とを、各素子のピンアサインおよび配置
が鏡像関係となるように実装し、第１メモリ素子IC１０
１と第２メモリ素子IC２０１とを、スルーホール11にて
接続する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はたとえばＩＣ（Inte
grated Circuit）等の複数の電子部品を印刷配線板に実
装するための方法に関する。 【従来の技術】たとえば、コンピュータを有する電子機
器では、銅箔等の配線パターンが形成された印刷配線板
（以下「プリント基板」という）に、抵抗，コンデンサ
またはＩＣ等の電子部品が実装された電子部品実装ボー
ドが広く用いられている。図５は、前記電子部品実装ボ
ードの外観構成例を示す概略平面図である。この電子部
品実装ボード１００は、その一方表面が実装面とされて
おり、この実装面に２個の集積回路素子（ＩＣ）１０
１，１０１が実装されている。各集積回路素子１０１
は、部品本体から突出する同一配置、同一形状のリード
を有し、前記実装面に形成されている配線パターン（バ
ス信号配線）１０６によって電気的に接続されている。 【発明が解決しようとする課題】しかしながら、前記の
構成では、電子部品はプリント基板の一方表面に２次元
的に配置されているので、電子部品の占有面積が実装さ
れる電子部品の数だけプリント基板上に確保されなけれ
ばならない。したがって、高密度実装化が困難であり、
電子部品実装ボードを有する電子機器の小型化の妨げと
なっていた。 【０００２】また、配線パターン１０６の引き回しが長
くなることにより信号の反射、伝送損失、クロストーク
ノイズ等が発生し、動作信頼性が低化するという問題が
あった。 【０００３】本発明は上記従来技術の問題に鑑みなされ
たもので、その目的は、電子部品の高密度実装化を図る
ことができるとともに、動作信頼性を向上できる電子部
品実装方法を提供することにある。 【課題を解決するための手段】本発明による電子部品実
装方法は、部品本体およびリードをそれぞれ有する第１
電子部品および第２電子部品を両面印刷配線板または多
層配線板に実装するための方法であり、前記印刷配線板
の第１面側と第２面側とで電気的導通を得るための電気
的接続部を前記印刷配線板に設け、前記第１電子部品の
リードを前記印刷配線板の第１面において電気的接続部
に接続することによって、当該第１電子部品を前記印刷
配線板に実装し、この実装されている第１電子部品の部
品本体に、前記印刷配線板を挟んで対向するように前記
第２電子部品の部品本体を配置するとともに、当該第２
電子部品の端子を前記印刷配線板の第２面において前記
電気的接続部に接続することを特徴とする。 【０００４】上記構成により、第１電子部品は、そのリ
ードが印刷配線板の一方の表面において電気的接続部に
接続されることによって印刷配線板に実装される。一
方、第２電子部品の本体は、前記実装されている第１電
子部品に、印刷配線板を介して対向するように配置さ
れ、そのリードは印刷配線板の他方の表面において電気
的接続部に接続される。これにより、第２電子部品が印
刷配線板に実装される。 【０００５】このように、本発明によれば、各電子部品
は三次元的に重なり合うように実装できるので、２次元
的に配列する場合に比べて、実装すべき電子部品が印刷
配線板上で占有する面積を小さくすることができる。ま
た、各電子部品は電気的接続部に接続されるので、電子
部品相互間の配線を基板上で２次元的に展開する必要が
ない。これにより、配線密度を向上できる。 【発明の実施の形態】以下、本発明の好適な実施の形態
を、添付図面を参照しつつ説明する。なお、前述した従
来の技術と同一の構成要素には同一符号を付し、その説
明を省略する。 【０００６】図１は、本発明の一実施例のメモリボード
の外観構成を一部を切欠いて示す概略斜視図である。こ
のメモリボードは、たとえばコンピュータ内部に設けら
れるもので、集積化された第１電子部品である第１メモ
リ素子ＩＣ１０１、１０１．…，および第２電子部品で
ある第２メモリ素子ＩＣ２０１、２０１．… （以下総
称するときは「メモリ素子ＩＣ」という）が印刷配線板
であるプリント基板Ｐに複数実装されたものである。具
体的には、第１メモリ素子ＩＣ１０１は、前記プリント
基板Ｐの上面（第１面）に実装されていて、当該第１メ
モリ素子ＩＣ1０１の後述するリードはプリント基板Ｐ
の一方表面（以下「Ａ面」という）に接続されている。
第２メモリ素子ＩＣ２０１は、前記プリント基板Ｐを挟
んで前記第１メモリ素子ＩＣ１０１と対向するように、
その裏面（第２面）に実装されていて、当該第２メモリ
素子ＩＣ２０１のリードはプリント基板Ｐの裏面（以下
「Ｂ面」という）に接続されている。 【０００７】前記メモリ素子ＩＣ１０１は、パッケージ
によって封止された部品本体であるメモリ本体１と、当
該メモリ本体１の側部から引き出された端子であるリー
ド１０２、１０３とを含むものである。 【０００８】一方、前記メモリ素子ＩＣ２０１は、パッ
ケージによって封止された部品本体であるメモリ本体２
と、当該メモリ本体２の側部から引き出された端子であ
るリード２０２、２０３とを含むもので、図３の如く、
上記メモリ素子ＩＣ１０１とは二次元的に同じピン配置
を有するものの、各リードの折り曲げ方向が天地逆とな
り、プリント基板Ｐに実装した場合に鏡像関係となる。 【０００９】プリント基板Ｐは、ガラス布基材エポキシ
樹脂等の絶縁材料で構成された基板本体３を含む。この
基板本体３のＡ面およびＢ面には、第１メモリ素子ＩＣ
１０１同士、第２メモリ素子ＩＣ２０１同士、または第
１メモリ素子ＩＣ１０１と第２メモリ素子ＩＣ２０１と
を電気的に接続するための、銅箔等の導電材料で構成さ
れた配線パターン４がそれぞれ形成されている。ただ
し、Ｂ面の配線パターン４は図面には現れていない。 【００１０】また、プリント基板Ｐとして多層配線板を
使用してもよい。この構成によれば、電源用配線パター
ンおよび接地用配線パターンを形成すべきスペースをメ
モリ素子ＩＣを実装するスペースとすることができるの
で、高密度実装化を図ることができる。図２は、前記図
１のII-II方向断面図である。 【００１１】第１電子部品が実装されているＡ面からＢ
面に向けて、リード１０２、１０２が対向する位置に
は、スルーホール１１が形成されている。スルーホール
１１は、プリント基板Ｐを垂直方向Ｚに沿って貫通する
穴である。このスルーホール１１の内壁および出口の周
縁部には、たとえば前記配線パターン４に使用された材
料と同じ導電材料をメッキして形成した導電メッキ部１
２が電気的接続部として設けられている。び第２メモリ
素子ＩＣ２０１の各リード２０２，２０３のうち、相互
に接続する必要のあるリード同士が前記導電メッキ部１
２に互いに接続されることによって、第１メモリ素子Ｉ
Ｃ１０１と第２メモリ素子ＩＣ２０１とが電気的に接続
されている。なお、相互に接続する必要のないリードに
対向する位置には、前記スルーホール１１は形成されて
いない。 【００１２】前記メモリボードを製造するには、プリン
ト基板Ｐへの第１メモリ素子ＩＣ１０１ および第２メ
モリ素子ＩＣ２０１の実装に先立って、まず、基板本体
３の両面に、フォトリソグラフィによって配線パターン
４が形成される。その後、プリント基板Ｐの第１メモリ
素子ＩＣ１０１および第２メモリ素子ＩＣ２０１を実装
すべき位置に、高速ドリルまたはプレス打抜きで穴が空
けられ、スルーホール１１用の穴が空けられ、当該穴の
内壁および出口の周縁部が導電材料でメッキされて導電
メッキ部１２が設けられる。これにより、スルーホール
１１が形成される。その後、第１メモリ素子ＩＣ１０１
および第２メモリ素子ＩＣ２０１ がこの順序でプリン
ト基板Ｐに実装される。 【００１３】以上のように、第２メモリ素子ＩＣ２０１
が垂直方向Ｚに沿って対向するように重なって実装され
ているので、プリント基板Ｐ上でのメモリ素子ＩＣの占
有面積を従来に比べて小さくすることができる。すなわ
ち、前記「従来の技術」の項で説明した図５に示す電子
部品実装ボード１００では、電子部品１０１の数だけの
実装面積をプリント基板上で確保する必要がある。これ
に対して、本実施例では、１対のメモリ素子ＩＣが表裏
に重なり合うように実装されるので、従来の実装スペー
スに２倍のメモリ素子ＩＣを実装できる。 【００１４】また、第１メモリ素子ＩＣ１０１と第２メ
モリ素子ＩＣ２０１との電気的導通はスルーホール１１
によって達成されるので、各メモリ素子ＩＣ相互間の配
線をプリント基板Ｐ上で２次元的に展開する必要がな
く、配線密度を向上できる。 【００１５】よって、プリント基板Ｐのサイズはそのま
までさらなる高機能化を図ることができ、また、任意の
機能を実現するために必要なプリント基板Ｐのサイズを
従来より小さくすることができる。さらに、信号の反
射、伝送損失、クロストークノイズ等が減少し、動作信
頼性が向上できる等、種々の効果を奏する。 【００１６】本発明の実施の形態は以上のとおりである
が、この発明は上述の実施形態に限定されるものではな
い。たとえば前記実施例では、第１メモリ素子ＩＣ１０
１と第２メモリ素子ＩＣ２０１の各リード１０２，１０
３，２０２，２０３を同一形状に形成したが、図４のよ
うに、交互に長短形状に形成してもよく、狭い範囲に多
数のスルーホールを形成できる。 【００１７】また、第１メモリ素子ＩＣ１０１と第２メ
モリ素子ＩＣ２０１との電気的導通はスルーホール１１
に設けられている導電メッキ部１２によって達成されて
いるが、スルーホールに導電ペーストを充填して形成し
てもよい。 【００１８】また、前記実施例では、プリント基板Ｐに
実装すべき第１電子部品および第２電子部品としていず
れもメモリ素子ＩＣを採用した場合を例にとって説明し
たが、第１電子部品と第２電子部品とが互いに異なる種
類の電子部品であってもよい。 【００１９】たとえば第１電子部品が抵抗，コンデンサ
またはコイルであるときに、第２電子部品が集積回路素
子であってもよい。 【００２０】さらに、前記実施例では、プリント基板Ｐ
のＡ面に実装すべき第２電子部品としてリード２がパッ
ケージ側面から引き出されているものを例にとっている
が、第２電子部品としては、たとえば表面実装部品（Ｓ
ＭＤ：Surface Mount Device）のように、パッケージの
底面にリードを設けたものを適用してもよい。この場合
には、さらなる高密度実装化を図ることができる。 【００２１】その他特許請求の範囲に記載された範囲内
で種々の設計変更を施すことは可能である。 【発明の効果】以上のように本発明の電子部品実装方法
によれば、第１電子部品と第２電子部品とを印刷配線板
の表裏で対向して重なるように実装しているので、各電
子部品を２次元的に配列する場合に比べて電子部品が印
刷配線板上で占有する面積を小さくすることができる。
また、第１電子部品と第２電子部品との電気的導通は電
気的接続部によって行われるので、各電子部品相互間の
配線を２次元的に展開する必要がなく、配線の高密度化
を図ることができ、印刷配線板のサイズはそのままでさ
らなる高機能化を図ることができる。 また、同等の機
能を実現する場合であれば、印刷配線板のサイズを従来
よりも格段に小さくすることができる。さらに、配線パ
ターンの引き回しが無くなるか、大幅に減少するので、
信号の反射、伝送損失、クロストークノイズ等の発生が
解消し、動作信頼性が向上できる。
grated Circuit）等の複数の電子部品を印刷配線板に実
装するための方法に関する。 【従来の技術】たとえば、コンピュータを有する電子機
器では、銅箔等の配線パターンが形成された印刷配線板
（以下「プリント基板」という）に、抵抗，コンデンサ
またはＩＣ等の電子部品が実装された電子部品実装ボー
ドが広く用いられている。図５は、前記電子部品実装ボ
ードの外観構成例を示す概略平面図である。この電子部
品実装ボード１００は、その一方表面が実装面とされて
おり、この実装面に２個の集積回路素子（ＩＣ）１０
１，１０１が実装されている。各集積回路素子１０１
は、部品本体から突出する同一配置、同一形状のリード
を有し、前記実装面に形成されている配線パターン（バ
ス信号配線）１０６によって電気的に接続されている。 【発明が解決しようとする課題】しかしながら、前記の
構成では、電子部品はプリント基板の一方表面に２次元
的に配置されているので、電子部品の占有面積が実装さ
れる電子部品の数だけプリント基板上に確保されなけれ
ばならない。したがって、高密度実装化が困難であり、
電子部品実装ボードを有する電子機器の小型化の妨げと
なっていた。 【０００２】また、配線パターン１０６の引き回しが長
くなることにより信号の反射、伝送損失、クロストーク
ノイズ等が発生し、動作信頼性が低化するという問題が
あった。 【０００３】本発明は上記従来技術の問題に鑑みなされ
たもので、その目的は、電子部品の高密度実装化を図る
ことができるとともに、動作信頼性を向上できる電子部
品実装方法を提供することにある。 【課題を解決するための手段】本発明による電子部品実
装方法は、部品本体およびリードをそれぞれ有する第１
電子部品および第２電子部品を両面印刷配線板または多
層配線板に実装するための方法であり、前記印刷配線板
の第１面側と第２面側とで電気的導通を得るための電気
的接続部を前記印刷配線板に設け、前記第１電子部品の
リードを前記印刷配線板の第１面において電気的接続部
に接続することによって、当該第１電子部品を前記印刷
配線板に実装し、この実装されている第１電子部品の部
品本体に、前記印刷配線板を挟んで対向するように前記
第２電子部品の部品本体を配置するとともに、当該第２
電子部品の端子を前記印刷配線板の第２面において前記
電気的接続部に接続することを特徴とする。 【０００４】上記構成により、第１電子部品は、そのリ
ードが印刷配線板の一方の表面において電気的接続部に
接続されることによって印刷配線板に実装される。一
方、第２電子部品の本体は、前記実装されている第１電
子部品に、印刷配線板を介して対向するように配置さ
れ、そのリードは印刷配線板の他方の表面において電気
的接続部に接続される。これにより、第２電子部品が印
刷配線板に実装される。 【０００５】このように、本発明によれば、各電子部品
は三次元的に重なり合うように実装できるので、２次元
的に配列する場合に比べて、実装すべき電子部品が印刷
配線板上で占有する面積を小さくすることができる。ま
た、各電子部品は電気的接続部に接続されるので、電子
部品相互間の配線を基板上で２次元的に展開する必要が
ない。これにより、配線密度を向上できる。 【発明の実施の形態】以下、本発明の好適な実施の形態
を、添付図面を参照しつつ説明する。なお、前述した従
来の技術と同一の構成要素には同一符号を付し、その説
明を省略する。 【０００６】図１は、本発明の一実施例のメモリボード
の外観構成を一部を切欠いて示す概略斜視図である。こ
のメモリボードは、たとえばコンピュータ内部に設けら
れるもので、集積化された第１電子部品である第１メモ
リ素子ＩＣ１０１、１０１．…，および第２電子部品で
ある第２メモリ素子ＩＣ２０１、２０１．… （以下総
称するときは「メモリ素子ＩＣ」という）が印刷配線板
であるプリント基板Ｐに複数実装されたものである。具
体的には、第１メモリ素子ＩＣ１０１は、前記プリント
基板Ｐの上面（第１面）に実装されていて、当該第１メ
モリ素子ＩＣ1０１の後述するリードはプリント基板Ｐ
の一方表面（以下「Ａ面」という）に接続されている。
第２メモリ素子ＩＣ２０１は、前記プリント基板Ｐを挟
んで前記第１メモリ素子ＩＣ１０１と対向するように、
その裏面（第２面）に実装されていて、当該第２メモリ
素子ＩＣ２０１のリードはプリント基板Ｐの裏面（以下
「Ｂ面」という）に接続されている。 【０００７】前記メモリ素子ＩＣ１０１は、パッケージ
によって封止された部品本体であるメモリ本体１と、当
該メモリ本体１の側部から引き出された端子であるリー
ド１０２、１０３とを含むものである。 【０００８】一方、前記メモリ素子ＩＣ２０１は、パッ
ケージによって封止された部品本体であるメモリ本体２
と、当該メモリ本体２の側部から引き出された端子であ
るリード２０２、２０３とを含むもので、図３の如く、
上記メモリ素子ＩＣ１０１とは二次元的に同じピン配置
を有するものの、各リードの折り曲げ方向が天地逆とな
り、プリント基板Ｐに実装した場合に鏡像関係となる。 【０００９】プリント基板Ｐは、ガラス布基材エポキシ
樹脂等の絶縁材料で構成された基板本体３を含む。この
基板本体３のＡ面およびＢ面には、第１メモリ素子ＩＣ
１０１同士、第２メモリ素子ＩＣ２０１同士、または第
１メモリ素子ＩＣ１０１と第２メモリ素子ＩＣ２０１と
を電気的に接続するための、銅箔等の導電材料で構成さ
れた配線パターン４がそれぞれ形成されている。ただ
し、Ｂ面の配線パターン４は図面には現れていない。 【００１０】また、プリント基板Ｐとして多層配線板を
使用してもよい。この構成によれば、電源用配線パター
ンおよび接地用配線パターンを形成すべきスペースをメ
モリ素子ＩＣを実装するスペースとすることができるの
で、高密度実装化を図ることができる。図２は、前記図
１のII-II方向断面図である。 【００１１】第１電子部品が実装されているＡ面からＢ
面に向けて、リード１０２、１０２が対向する位置に
は、スルーホール１１が形成されている。スルーホール
１１は、プリント基板Ｐを垂直方向Ｚに沿って貫通する
穴である。このスルーホール１１の内壁および出口の周
縁部には、たとえば前記配線パターン４に使用された材
料と同じ導電材料をメッキして形成した導電メッキ部１
２が電気的接続部として設けられている。び第２メモリ
素子ＩＣ２０１の各リード２０２，２０３のうち、相互
に接続する必要のあるリード同士が前記導電メッキ部１
２に互いに接続されることによって、第１メモリ素子Ｉ
Ｃ１０１と第２メモリ素子ＩＣ２０１とが電気的に接続
されている。なお、相互に接続する必要のないリードに
対向する位置には、前記スルーホール１１は形成されて
いない。 【００１２】前記メモリボードを製造するには、プリン
ト基板Ｐへの第１メモリ素子ＩＣ１０１ および第２メ
モリ素子ＩＣ２０１の実装に先立って、まず、基板本体
３の両面に、フォトリソグラフィによって配線パターン
４が形成される。その後、プリント基板Ｐの第１メモリ
素子ＩＣ１０１および第２メモリ素子ＩＣ２０１を実装
すべき位置に、高速ドリルまたはプレス打抜きで穴が空
けられ、スルーホール１１用の穴が空けられ、当該穴の
内壁および出口の周縁部が導電材料でメッキされて導電
メッキ部１２が設けられる。これにより、スルーホール
１１が形成される。その後、第１メモリ素子ＩＣ１０１
および第２メモリ素子ＩＣ２０１ がこの順序でプリン
ト基板Ｐに実装される。 【００１３】以上のように、第２メモリ素子ＩＣ２０１
が垂直方向Ｚに沿って対向するように重なって実装され
ているので、プリント基板Ｐ上でのメモリ素子ＩＣの占
有面積を従来に比べて小さくすることができる。すなわ
ち、前記「従来の技術」の項で説明した図５に示す電子
部品実装ボード１００では、電子部品１０１の数だけの
実装面積をプリント基板上で確保する必要がある。これ
に対して、本実施例では、１対のメモリ素子ＩＣが表裏
に重なり合うように実装されるので、従来の実装スペー
スに２倍のメモリ素子ＩＣを実装できる。 【００１４】また、第１メモリ素子ＩＣ１０１と第２メ
モリ素子ＩＣ２０１との電気的導通はスルーホール１１
によって達成されるので、各メモリ素子ＩＣ相互間の配
線をプリント基板Ｐ上で２次元的に展開する必要がな
く、配線密度を向上できる。 【００１５】よって、プリント基板Ｐのサイズはそのま
までさらなる高機能化を図ることができ、また、任意の
機能を実現するために必要なプリント基板Ｐのサイズを
従来より小さくすることができる。さらに、信号の反
射、伝送損失、クロストークノイズ等が減少し、動作信
頼性が向上できる等、種々の効果を奏する。 【００１６】本発明の実施の形態は以上のとおりである
が、この発明は上述の実施形態に限定されるものではな
い。たとえば前記実施例では、第１メモリ素子ＩＣ１０
１と第２メモリ素子ＩＣ２０１の各リード１０２，１０
３，２０２，２０３を同一形状に形成したが、図４のよ
うに、交互に長短形状に形成してもよく、狭い範囲に多
数のスルーホールを形成できる。 【００１７】また、第１メモリ素子ＩＣ１０１と第２メ
モリ素子ＩＣ２０１との電気的導通はスルーホール１１
に設けられている導電メッキ部１２によって達成されて
いるが、スルーホールに導電ペーストを充填して形成し
てもよい。 【００１８】また、前記実施例では、プリント基板Ｐに
実装すべき第１電子部品および第２電子部品としていず
れもメモリ素子ＩＣを採用した場合を例にとって説明し
たが、第１電子部品と第２電子部品とが互いに異なる種
類の電子部品であってもよい。 【００１９】たとえば第１電子部品が抵抗，コンデンサ
またはコイルであるときに、第２電子部品が集積回路素
子であってもよい。 【００２０】さらに、前記実施例では、プリント基板Ｐ
のＡ面に実装すべき第２電子部品としてリード２がパッ
ケージ側面から引き出されているものを例にとっている
が、第２電子部品としては、たとえば表面実装部品（Ｓ
ＭＤ：Surface Mount Device）のように、パッケージの
底面にリードを設けたものを適用してもよい。この場合
には、さらなる高密度実装化を図ることができる。 【００２１】その他特許請求の範囲に記載された範囲内
で種々の設計変更を施すことは可能である。 【発明の効果】以上のように本発明の電子部品実装方法
によれば、第１電子部品と第２電子部品とを印刷配線板
の表裏で対向して重なるように実装しているので、各電
子部品を２次元的に配列する場合に比べて電子部品が印
刷配線板上で占有する面積を小さくすることができる。
また、第１電子部品と第２電子部品との電気的導通は電
気的接続部によって行われるので、各電子部品相互間の
配線を２次元的に展開する必要がなく、配線の高密度化
を図ることができ、印刷配線板のサイズはそのままでさ
らなる高機能化を図ることができる。 また、同等の機
能を実現する場合であれば、印刷配線板のサイズを従来
よりも格段に小さくすることができる。さらに、配線パ
ターンの引き回しが無くなるか、大幅に減少するので、
信号の反射、伝送損失、クロストークノイズ等の発生が
解消し、動作信頼性が向上できる。
【図面の簡単な説明】
【図１】本発明の一実施例のプリント基板の外観構成を
示す概略斜視図である。 【図２】前記プリント基板のII-II断面図である。 【図３】第１メモリ素子および第２メモリ素子のピンア
サイン図である。 【図４】図３と同様の変形例を示すピンアサイン図であ
る。 【図５】従来のプリント基板の外観構成例を示す概略平
面図である。 【符号の説明】 １、２ メモリ本体 １０２，１０３、２０２、２０３ リード ３ 基板本体 ４ 配線パターン １１ スルーホール １２ 導電メッキ部 Ｚ 垂直方向 １０１ 第１メモリ素子 ２０１ 第２メモリ素子 Ｐ プリント基板
示す概略斜視図である。 【図２】前記プリント基板のII-II断面図である。 【図３】第１メモリ素子および第２メモリ素子のピンア
サイン図である。 【図４】図３と同様の変形例を示すピンアサイン図であ
る。 【図５】従来のプリント基板の外観構成例を示す概略平
面図である。 【符号の説明】 １、２ メモリ本体 １０２，１０３、２０２、２０３ リード ３ 基板本体 ４ 配線パターン １１ スルーホール １２ 導電メッキ部 Ｚ 垂直方向 １０１ 第１メモリ素子 ２０１ 第２メモリ素子 Ｐ プリント基板
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｑ
Claims (1)
- 【特許請求の範囲】 【請求項１】 部品本体およびリードをそれぞれ有する
第１電子部品および第２電子部品を両面印刷配線板また
は多層配線板に実装するための方法であり、前記印刷配
線板の第１面側と第２面側とで電気的導通を得るための
電気的接続部を前記印刷配線板に設け、前記第１電子部
品のリードを前記印刷配線板の第１面において電気的接
続部に接続することによって、当該第１電子部品を前記
印刷配線板に実装し、この実装されている第１電子部品
の部品本体に、前記印刷配線板を挟んで対向するように
前記第２電子部品の部品本体を配置するとともに、当該
第２電子部品の端子を前記印刷配線板の第２面において
前記電気的接続部に接続することを特徴とする電子部品
の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365925A JP2003168852A (ja) | 2001-11-30 | 2001-11-30 | 電子部品の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365925A JP2003168852A (ja) | 2001-11-30 | 2001-11-30 | 電子部品の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168852A true JP2003168852A (ja) | 2003-06-13 |
Family
ID=19175896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365925A Pending JP2003168852A (ja) | 2001-11-30 | 2001-11-30 | 電子部品の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003168852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8228679B2 (en) * | 2008-04-02 | 2012-07-24 | Spansion Llc | Connections for electronic devices on double-sided circuit board |
| CN107920414A (zh) * | 2016-10-11 | 2018-04-17 | 中兴通讯股份有限公司 | 一种降低扇出串扰方法及电路板扇出过孔处理装置 |
-
2001
- 2001-11-30 JP JP2001365925A patent/JP2003168852A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8228679B2 (en) * | 2008-04-02 | 2012-07-24 | Spansion Llc | Connections for electronic devices on double-sided circuit board |
| CN107920414A (zh) * | 2016-10-11 | 2018-04-17 | 中兴通讯股份有限公司 | 一种降低扇出串扰方法及电路板扇出过孔处理装置 |
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