JPH08307096A - 電子部品実装方法および電子部品実装板 - Google Patents
電子部品実装方法および電子部品実装板Info
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- JPH08307096A JPH08307096A JP7106317A JP10631795A JPH08307096A JP H08307096 A JPH08307096 A JP H08307096A JP 7106317 A JP7106317 A JP 7106317A JP 10631795 A JP10631795 A JP 10631795A JP H08307096 A JPH08307096 A JP H08307096A
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- electronic component
- wiring board
- printed wiring
- memory element
- board
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】
【構成】基板本体３には、第１メモリ素子IC1 の本体１
を嵌め込むことができる大きさの切欠部10が形成されて
いる。第１メモリ素子IC1 は切欠部10に埋め込まれるよ
うに実装されている。第２メモリ素子IC2 は、第１メモ
リ素子IC1 の上方に重ねて実装されている。第１メモリ
素子IC1 と第２メモリ素子IC2 とは、スルーホール11の
周縁部に設けられた導電メッキ部12に各リード２が接続
されることによって電気的に接続されている。 【効果】メモリ素子を２次元的に配置する場合に比べ
て、メモリ素子の占有面積を小さくできるとともに、配
線の高密度化を図ることができる。したがって、メモリ
素子の高密度実装化を図ることができる。しかも、両面
に電子部品を実装する場合に比べて部品実装後の基板の
厚みを薄くできる。そのため、１枚の基板が占有する空
間を狭くすることができる。
を嵌め込むことができる大きさの切欠部10が形成されて
いる。第１メモリ素子IC1 は切欠部10に埋め込まれるよ
うに実装されている。第２メモリ素子IC2 は、第１メモ
リ素子IC1 の上方に重ねて実装されている。第１メモリ
素子IC1 と第２メモリ素子IC2 とは、スルーホール11の
周縁部に設けられた導電メッキ部12に各リード２が接続
されることによって電気的に接続されている。 【効果】メモリ素子を２次元的に配置する場合に比べ
て、メモリ素子の占有面積を小さくできるとともに、配
線の高密度化を図ることができる。したがって、メモリ
素子の高密度実装化を図ることができる。しかも、両面
に電子部品を実装する場合に比べて部品実装後の基板の
厚みを薄くできる。そのため、１枚の基板が占有する空
間を狭くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばＩＣ（Integr
ated Circuit）等の複数の電子部品を印刷配線板に実装
するための方法、およびこの方法によって作成すること
ができる電子部品実装板に関する。
ated Circuit）等の複数の電子部品を印刷配線板に実装
するための方法、およびこの方法によって作成すること
ができる電子部品実装板に関する。
【０００２】
【従来の技術】たとえば、コンピュータを有する電子機
器では、銅箔等の配線パターンが形成された印刷配線板
（以下「プリント基板」という）に、抵抗，コンデンサ
またはＩＣ等の電子部品が実装された電子部品実装ボー
ドが広く用いられている。図５は、上記電子部品実装ボ
ードの外観構成例を示す概略平面図である。この電子部
品実装ボード１００は、その一方表面が実装面とされて
おり、この実装面に４個の集積回路素子（ＩＣ）１０
１，１０２，１０３，１０４が実装されている。各集積
回路素子１０１〜１０４は上記実装面に形成されている
配線パターン１０５によって電気的に接続されている。
器では、銅箔等の配線パターンが形成された印刷配線板
（以下「プリント基板」という）に、抵抗，コンデンサ
またはＩＣ等の電子部品が実装された電子部品実装ボー
ドが広く用いられている。図５は、上記電子部品実装ボ
ードの外観構成例を示す概略平面図である。この電子部
品実装ボード１００は、その一方表面が実装面とされて
おり、この実装面に４個の集積回路素子（ＩＣ）１０
１，１０２，１０３，１０４が実装されている。各集積
回路素子１０１〜１０４は上記実装面に形成されている
配線パターン１０５によって電気的に接続されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
構成では、電子部品はプリント基板の一方表面に２次元
的に配置されているので、電子部品の占有面積が実装さ
れる電子部品の数だけプリント基板上に確保されなけれ
ばならない。したがって、高密度実装化が困難であり、
電子部品実装ボードを有する電子機器の小型化の妨げと
なっていた。
構成では、電子部品はプリント基板の一方表面に２次元
的に配置されているので、電子部品の占有面積が実装さ
れる電子部品の数だけプリント基板上に確保されなけれ
ばならない。したがって、高密度実装化が困難であり、
電子部品実装ボードを有する電子機器の小型化の妨げと
なっていた。
【０００４】これに対処するために、両面プリント基板
を用い、その両面に電子部品を実装することが考えられ
る。しかしながら、両面に電子部品を実装すると、部品
実装後のプリント基板の厚みが大きくなり、１枚のプリ
ント基板が占有する空間が片面にだけ電子部品を実装す
る場合に比べて大きくなるという不具合が生じる。その
ため、あまり好ましくない。
を用い、その両面に電子部品を実装することが考えられ
る。しかしながら、両面に電子部品を実装すると、部品
実装後のプリント基板の厚みが大きくなり、１枚のプリ
ント基板が占有する空間が片面にだけ電子部品を実装す
る場合に比べて大きくなるという不具合が生じる。その
ため、あまり好ましくない。
【０００５】そこで、本発明の目的は、上述の技術的課
題を解決し、電子部品の高密度実装化を図ることができ
るとともに、実装後の印刷配線板の占有空間も大きくな
らない電子部品実装方法および電子部品実装板を提供す
ることである。
題を解決し、電子部品の高密度実装化を図ることができ
るとともに、実装後の印刷配線板の占有空間も大きくな
らない電子部品実装方法および電子部品実装板を提供す
ることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の請求項１記載の電子部品実装方法は、部品本体および
端子をそれぞれ有する第１電子部品および第２電子部品
を印刷配線板に実装するための方法であって、上記第１
電子部品の部品本体が嵌まり込むことができる切欠部を
上記印刷配線板に形成し、上記印刷配線板の一方表面側
と他方表面側とで電気的導通を得るための電気的接続部
を上記印刷配線板に設け、上記切欠部に上記第１電子部
品の部品本体を嵌め込むとともに、当該第１電子部品の
端子を上記印刷配線板の一方の表面において電気的接続
部に接続することによって、当該第１電子部品を上記印
刷配線板に実装し、この実装されている第１電子部品の
部品本体に重なるように上記第２電子部品の部品本体を
配置するとともに、当該第２電子部品の端子を上記印刷
配線板の他方の表面において上記電気的接続部に接続す
ることによって、当該第２電子部品を上記印刷配線板に
実装することを特徴とする。
の請求項１記載の電子部品実装方法は、部品本体および
端子をそれぞれ有する第１電子部品および第２電子部品
を印刷配線板に実装するための方法であって、上記第１
電子部品の部品本体が嵌まり込むことができる切欠部を
上記印刷配線板に形成し、上記印刷配線板の一方表面側
と他方表面側とで電気的導通を得るための電気的接続部
を上記印刷配線板に設け、上記切欠部に上記第１電子部
品の部品本体を嵌め込むとともに、当該第１電子部品の
端子を上記印刷配線板の一方の表面において電気的接続
部に接続することによって、当該第１電子部品を上記印
刷配線板に実装し、この実装されている第１電子部品の
部品本体に重なるように上記第２電子部品の部品本体を
配置するとともに、当該第２電子部品の端子を上記印刷
配線板の他方の表面において上記電気的接続部に接続す
ることによって、当該第２電子部品を上記印刷配線板に
実装することを特徴とする。
【０００７】また、請求項２記載の電子部品実装板は、
電子部品の部品本体が嵌まり込むことができる切欠部が
形成されているとともに、一方表面側と他方表面側とで
電気的導通を得るための電気的接続部が設けられた印刷
配線板と、上記切欠部に部品本体が嵌め込まれ、上記印
刷配線板の一方の表面において端子が上記電気的接続部
に接続されて、上記印刷配線板に実装されている第１電
子部品と、この第１電子部品に重なるように部品本体を
配置するとともに、上記印刷配線板の他方の表面におい
て端子が上記電気的接続部に接続されて、上記印刷配線
板に実装されている第２電子部品とを含むことを特徴と
する。
電子部品の部品本体が嵌まり込むことができる切欠部が
形成されているとともに、一方表面側と他方表面側とで
電気的導通を得るための電気的接続部が設けられた印刷
配線板と、上記切欠部に部品本体が嵌め込まれ、上記印
刷配線板の一方の表面において端子が上記電気的接続部
に接続されて、上記印刷配線板に実装されている第１電
子部品と、この第１電子部品に重なるように部品本体を
配置するとともに、上記印刷配線板の他方の表面におい
て端子が上記電気的接続部に接続されて、上記印刷配線
板に実装されている第２電子部品とを含むことを特徴と
する。
【０００８】
【作用】本発明では、第１電子部品は、その本体が切欠
部に嵌め込まれるとともに、その端子が印刷配線板の一
方の表面において電気的接続部に接続されることによっ
て印刷配線板に実装される。すなわち、第１電子部品は
印刷配線板に埋め込まれるように実装される。一方、第
２電子部品の本体は、上記実装されている第１電子部品
に重なるように配置され、その端子は印刷配線板の他方
の表面において電気的接続部に接続される。これによ
り、第２電子部品が印刷配線板に実装される。
部に嵌め込まれるとともに、その端子が印刷配線板の一
方の表面において電気的接続部に接続されることによっ
て印刷配線板に実装される。すなわち、第１電子部品は
印刷配線板に埋め込まれるように実装される。一方、第
２電子部品の本体は、上記実装されている第１電子部品
に重なるように配置され、その端子は印刷配線板の他方
の表面において電気的接続部に接続される。これによ
り、第２電子部品が印刷配線板に実装される。
【０００９】このように、本発明によれば、各電子部品
は垂直方向に重なり合うように実装されるので、２次元
的に配列する場合に比べて、実装すべき電子部品が印刷
配線板上で占有する面積を小さくすることができる。ま
た、各電子部品は電気的接続部に接続されるので、電子
部品相互間の配線を基板上で２次元的に展開する必要が
ない。これにより、配線密度を向上できる。
は垂直方向に重なり合うように実装されるので、２次元
的に配列する場合に比べて、実装すべき電子部品が印刷
配線板上で占有する面積を小さくすることができる。ま
た、各電子部品は電気的接続部に接続されるので、電子
部品相互間の配線を基板上で２次元的に展開する必要が
ない。これにより、配線密度を向上できる。
【００１０】しかも、第１電子部品は印刷配線板に埋め
込まれるように実装されるので、印刷配線板の両面に電
子部品を実装する場合に比べて、部品実装後の印刷配線
板の厚みを薄くすることができる。
込まれるように実装されるので、印刷配線板の両面に電
子部品を実装する場合に比べて、部品実装後の印刷配線
板の厚みを薄くすることができる。
【００１１】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は、本発明の一実施例のメ
モリボードの外観構成を一部を切欠いて示す概略斜視図
である。このメモリボードは、たとえばコンピュータ内
部に設けられるもので、集積化された第１電子部品であ
る第１メモリ素子ＩＣ1 ，および第２電子部品である第
２メモリ素子ＩＣ2 （以下総称するときは「メモリ素子
ＩＣ」という）が印刷配線板であるプリント基板Ｐに複
数実装されたものである。具体的には、第１メモリ素子
ＩＣ1 は、上記プリント基板Ｐの内部に埋め込まれるよ
うに実装されていて、当該第１メモリ素子ＩＣ1 の後述
するリードはプリント基板Ｐの一方表面（以下「Ａ面」
という）に接続されている。第２メモリ素子ＩＣ2は、
第１メモリ素子ＩＣ1 の上方に実装されていて、当該第
２メモリ素子ＩＣ2のリードはプリント基板Ｐの他方表
面（以下「Ｂ面」という）に接続されている。
照して詳細に説明する。図１は、本発明の一実施例のメ
モリボードの外観構成を一部を切欠いて示す概略斜視図
である。このメモリボードは、たとえばコンピュータ内
部に設けられるもので、集積化された第１電子部品であ
る第１メモリ素子ＩＣ1 ，および第２電子部品である第
２メモリ素子ＩＣ2 （以下総称するときは「メモリ素子
ＩＣ」という）が印刷配線板であるプリント基板Ｐに複
数実装されたものである。具体的には、第１メモリ素子
ＩＣ1 は、上記プリント基板Ｐの内部に埋め込まれるよ
うに実装されていて、当該第１メモリ素子ＩＣ1 の後述
するリードはプリント基板Ｐの一方表面（以下「Ａ面」
という）に接続されている。第２メモリ素子ＩＣ2は、
第１メモリ素子ＩＣ1 の上方に実装されていて、当該第
２メモリ素子ＩＣ2のリードはプリント基板Ｐの他方表
面（以下「Ｂ面」という）に接続されている。
【００１２】上記メモリ素子ＩＣは、パッケージによっ
て封止された部品本体であるメモリ本体１と、当該メモ
リ本体１の側部から引き出された端子であるリード２と
を含むものである。一方、上記プリント基板Ｐは、ガラ
ス布基材エポキシ樹脂等の絶縁材料で構成された基板本
体３を含む。この基板本体３のＡ面およびＢ面には、第
１メモリ素子ＩＣ1 同士、第２メモリ素子ＩＣ2 同士、
または第１メモリ素子ＩＣ1 と第２メモリ素子ＩＣ2 と
を電気的に接続するための、銅箔等の導電材料で構成さ
れた配線パターン４がそれぞれ形成されている。ただ
し、Ｂ面の配線パターン４は図面には現れていない。
て封止された部品本体であるメモリ本体１と、当該メモ
リ本体１の側部から引き出された端子であるリード２と
を含むものである。一方、上記プリント基板Ｐは、ガラ
ス布基材エポキシ樹脂等の絶縁材料で構成された基板本
体３を含む。この基板本体３のＡ面およびＢ面には、第
１メモリ素子ＩＣ1 同士、第２メモリ素子ＩＣ2 同士、
または第１メモリ素子ＩＣ1 と第２メモリ素子ＩＣ2 と
を電気的に接続するための、銅箔等の導電材料で構成さ
れた配線パターン４がそれぞれ形成されている。ただ
し、Ｂ面の配線パターン４は図面には現れていない。
【００１３】なお、基板本体３内部に電源層および接地
層を形成し、多層プリント基板としてもよい。この構成
によれば、電源用配線パターンおよび接地用配線パター
ンを形成すべきスペースをメモリ素子ＩＣを実装するス
ペースとすることができるので、高密度実装化を図るこ
とができる。図２は、上記図１のI-I 端面図である。
層を形成し、多層プリント基板としてもよい。この構成
によれば、電源用配線パターンおよび接地用配線パター
ンを形成すべきスペースをメモリ素子ＩＣを実装するス
ペースとすることができるので、高密度実装化を図るこ
とができる。図２は、上記図１のI-I 端面図である。
【００１４】プリント基板ＰのＡ面には、上述のよう
に、第２メモリ素子ＩＣ2 が実装されている。当該第２
メモリ素子ＩＣ2 の下方にはプリント基板Ｐを貫通する
切欠部１０が形成されている。第１メモリ素子ＩＣ
1 は、そのメモリ本体１が切欠部１０内に埋め込まれる
ようにして実装されている。切欠部１０の大きさは、第
１メモリ素子ＩＣ1 のメモリ本体１を図２の下方から垂
直方向ａに沿って切欠部１０に嵌め込む際に、当該第１
メモリ素子ＩＣ1 のリード２を切欠部１０の縁部に引っ
掛けることができる程度の大きさである。
に、第２メモリ素子ＩＣ2 が実装されている。当該第２
メモリ素子ＩＣ2 の下方にはプリント基板Ｐを貫通する
切欠部１０が形成されている。第１メモリ素子ＩＣ
1 は、そのメモリ本体１が切欠部１０内に埋め込まれる
ようにして実装されている。切欠部１０の大きさは、第
１メモリ素子ＩＣ1 のメモリ本体１を図２の下方から垂
直方向ａに沿って切欠部１０に嵌め込む際に、当該第１
メモリ素子ＩＣ1 のリード２を切欠部１０の縁部に引っ
掛けることができる程度の大きさである。
【００１５】切欠部１０の縁部においてリード２が対向
する位置には、スルーホール１１が形成されている。ス
ルーホール１１は、プリント基板Ｐを垂直方向ａに沿っ
て貫通する穴である。このスルーホール１１の内壁およ
び出口の周縁部には、たとえば上記配線パターン４に使
用された材料と同じ導電材料をメッキして形成した導電
メッキ部１２が電気的接続部として設けられている。
する位置には、スルーホール１１が形成されている。ス
ルーホール１１は、プリント基板Ｐを垂直方向ａに沿っ
て貫通する穴である。このスルーホール１１の内壁およ
び出口の周縁部には、たとえば上記配線パターン４に使
用された材料と同じ導電材料をメッキして形成した導電
メッキ部１２が電気的接続部として設けられている。
【００１６】本実施例では、第１メモリ素子ＩＣ1 およ
び第２メモリ素子ＩＣ2 の各リード２のうち、相互に接
続する必要のあるリード２同士が上記導電メッキ部１２
に互いに接続されることによって、第１メモリ素子ＩＣ
1 と第２メモリ素子ＩＣ2 とが電気的に接続されてい
る。なお、相互に接続する必要のないリード２に対向す
る位置には、上記スルーホール１１は形成されていな
い。
び第２メモリ素子ＩＣ2 の各リード２のうち、相互に接
続する必要のあるリード２同士が上記導電メッキ部１２
に互いに接続されることによって、第１メモリ素子ＩＣ
1 と第２メモリ素子ＩＣ2 とが電気的に接続されてい
る。なお、相互に接続する必要のないリード２に対向す
る位置には、上記スルーホール１１は形成されていな
い。
【００１７】図３は、上記メモリボードの製造工程を説
明するための図である。プリント基板Ｐへの第１メモリ
素子ＩＣ1 および第２メモリ素子ＩＣ2 の実装に先立っ
て、まず、図３(a) に示す基板本体３の両面に、図３
(b) に示すように、フォトリソグラフィによって配線パ
ターン４が形成される。その後、図３(c)に示すよう
に、プリント基板Ｐの第１メモリ素子ＩＣ1 および第２
メモリ素子ＩＣ2 を実装すべき位置に、高速ドリルまた
はプレス打抜きで穴が空けられて切欠部１０が形成され
る。また、切欠部１０の近傍には、同じように高速ドリ
ルまたはプレス打抜きによってスルーホール１１用の穴
が空けられ、当該穴の内壁および出口の周縁部が導電材
料でメッキされて導電メッキ部１２が設けられる。これ
により、スルーホール１１が形成される。その後、第１
メモリ素子ＩＣ1 および第２メモリ素子ＩＣ2 がこの順
序でプリント基板Ｐに実装される。
明するための図である。プリント基板Ｐへの第１メモリ
素子ＩＣ1 および第２メモリ素子ＩＣ2 の実装に先立っ
て、まず、図３(a) に示す基板本体３の両面に、図３
(b) に示すように、フォトリソグラフィによって配線パ
ターン４が形成される。その後、図３(c)に示すよう
に、プリント基板Ｐの第１メモリ素子ＩＣ1 および第２
メモリ素子ＩＣ2 を実装すべき位置に、高速ドリルまた
はプレス打抜きで穴が空けられて切欠部１０が形成され
る。また、切欠部１０の近傍には、同じように高速ドリ
ルまたはプレス打抜きによってスルーホール１１用の穴
が空けられ、当該穴の内壁および出口の周縁部が導電材
料でメッキされて導電メッキ部１２が設けられる。これ
により、スルーホール１１が形成される。その後、第１
メモリ素子ＩＣ1 および第２メモリ素子ＩＣ2 がこの順
序でプリント基板Ｐに実装される。
【００１８】第１メモリ素子ＩＣ1 および第２メモリ素
子ＩＣ2 の実装方法についてより具体的に説明する。先
ず、図３(d) に示すように、プリント基板ＰがＢ面を上
向きにして配置される。このＢ面のスルーホール１１の
出口の周縁部に設けられている導電メッキ部１２にたと
えばクリームはんだが塗布され、第１メモリ素子ＩＣ1
のメモリ本体１が、二点鎖線で示す位置から実線で示す
位置に向けて、切欠部１０に導かれ、リード２が導電メ
ッキ部１２に塗布されているクリームはんだによっては
んだ付けされる。このようにして、第１メモリ素子ＩＣ
1 は、切欠部１０に埋め込まれるようにして実装され
る。
子ＩＣ2 の実装方法についてより具体的に説明する。先
ず、図３(d) に示すように、プリント基板ＰがＢ面を上
向きにして配置される。このＢ面のスルーホール１１の
出口の周縁部に設けられている導電メッキ部１２にたと
えばクリームはんだが塗布され、第１メモリ素子ＩＣ1
のメモリ本体１が、二点鎖線で示す位置から実線で示す
位置に向けて、切欠部１０に導かれ、リード２が導電メ
ッキ部１２に塗布されているクリームはんだによっては
んだ付けされる。このようにして、第１メモリ素子ＩＣ
1 は、切欠部１０に埋め込まれるようにして実装され
る。
【００１９】次いで、プリント基板Ｐは、図３(e) に示
すように、反転されてＡ面を上向きにして配置される。
そして、Ａ面の導電メッキ部１２にクリームはんだが塗
布された後、図３(f) に示すように、第２メモリ素子Ｉ
Ｃ2 が二点鎖線で示す位置から実線で示す位置に向けて
移動される。これにより、リード２はクリームはんだに
よって導電メッキ部１２にはんだ付けされる。こうし
て、先に実装された第１メモリＩＣ1 に対して垂直方向
ａに沿って重なるように、第２メモリ素子ＩＣ2が実装
される。
すように、反転されてＡ面を上向きにして配置される。
そして、Ａ面の導電メッキ部１２にクリームはんだが塗
布された後、図３(f) に示すように、第２メモリ素子Ｉ
Ｃ2 が二点鎖線で示す位置から実線で示す位置に向けて
移動される。これにより、リード２はクリームはんだに
よって導電メッキ部１２にはんだ付けされる。こうし
て、先に実装された第１メモリＩＣ1 に対して垂直方向
ａに沿って重なるように、第２メモリ素子ＩＣ2が実装
される。
【００２０】以上のようにこの実施例によれば、第１メ
モリ素子ＩＣ1 および第２メモリ素子ＩＣ2 が垂直方向
ａに沿って重なるように実装されているので、プリント
基板Ｐ上でのメモリ素子ＩＣの占有面積を従来に比べて
小さくすることができる。すなわち、上記「従来の技
術」の項で説明した図５に示す電子部品実装ボード１０
０では、電子部品１０１〜１０４の数だけの実装面積を
プリント基板上で確保する必要がある。これに対して、
本実施例では、１対のメモリ素子ＩＣが上下に重なり合
うように実装されるので、図４に実線で示す２つのメモ
リ素子ＩＣの実装スペースに最大４個のメモリ素子ＩＣ
を実装できる。
モリ素子ＩＣ1 および第２メモリ素子ＩＣ2 が垂直方向
ａに沿って重なるように実装されているので、プリント
基板Ｐ上でのメモリ素子ＩＣの占有面積を従来に比べて
小さくすることができる。すなわち、上記「従来の技
術」の項で説明した図５に示す電子部品実装ボード１０
０では、電子部品１０１〜１０４の数だけの実装面積を
プリント基板上で確保する必要がある。これに対して、
本実施例では、１対のメモリ素子ＩＣが上下に重なり合
うように実装されるので、図４に実線で示す２つのメモ
リ素子ＩＣの実装スペースに最大４個のメモリ素子ＩＣ
を実装できる。
【００２１】また、第１メモリ素子ＩＣ1 と第２メモリ
素子ＩＣ2 との電気的導通はスルーホール１１によって
達成されるので、各メモリ素子ＩＣ相互間の配線をプリ
ント基板Ｐ上で２次元的に展開する必要がない。したが
って、配線密度を向上できる。そのため、メモリ素子Ｉ
Ｃの高密度実装化を図ることができる。よって、プリン
ト基板Ｐのサイズはそのままでさらなる高機能化を図る
ことができる。また、任意の機能を実現するために必要
なプリント基板Ｐのサイズを従来より小さくすることが
できる。
素子ＩＣ2 との電気的導通はスルーホール１１によって
達成されるので、各メモリ素子ＩＣ相互間の配線をプリ
ント基板Ｐ上で２次元的に展開する必要がない。したが
って、配線密度を向上できる。そのため、メモリ素子Ｉ
Ｃの高密度実装化を図ることができる。よって、プリン
ト基板Ｐのサイズはそのままでさらなる高機能化を図る
ことができる。また、任意の機能を実現するために必要
なプリント基板Ｐのサイズを従来より小さくすることが
できる。
【００２２】しかも、第１メモリ素子ＩＣ1 を切欠部１
０に埋め込むように実装しているので、プリント基板Ｐ
の両面に電子部品を実装する場合に比べて、プリント基
板Ｐの厚みを薄くすることができる。したがって、１枚
のプリント基板Ｐが占有する空間を狭くすることができ
る。そのため、たとえばこのプリント基板を筐体に収納
するような場合には、当該筐体の小型化を図ることがで
きる。
０に埋め込むように実装しているので、プリント基板Ｐ
の両面に電子部品を実装する場合に比べて、プリント基
板Ｐの厚みを薄くすることができる。したがって、１枚
のプリント基板Ｐが占有する空間を狭くすることができ
る。そのため、たとえばこのプリント基板を筐体に収納
するような場合には、当該筐体の小型化を図ることがで
きる。
【００２３】以上のような効果は、上記実施例のメモリ
ボードのように、配線パターン４として共通配線の多い
電子部品を実装する場合に顕著である。この発明の実施
例の説明は以上のとおりであるが、この発明は上述の実
施例に限定されるものではない。たとえば上記実施例で
は、第１メモリ素子ＩＣ1 と第２メモリ素子ＩＣ2 との
電気的導通はスルーホール１１に設けられている導電メ
ッキ部１２によって達成されているが、たとえば切欠部
１１の内壁に上記導電メッキ部１２を設けるようにして
もよい。この構成によれば、スルーホール１１を形成す
るための穴空け工程を省略することができるので、工程
の簡素化を図ることができる。
ボードのように、配線パターン４として共通配線の多い
電子部品を実装する場合に顕著である。この発明の実施
例の説明は以上のとおりであるが、この発明は上述の実
施例に限定されるものではない。たとえば上記実施例で
は、第１メモリ素子ＩＣ1 と第２メモリ素子ＩＣ2 との
電気的導通はスルーホール１１に設けられている導電メ
ッキ部１２によって達成されているが、たとえば切欠部
１１の内壁に上記導電メッキ部１２を設けるようにして
もよい。この構成によれば、スルーホール１１を形成す
るための穴空け工程を省略することができるので、工程
の簡素化を図ることができる。
【００２４】また、上記実施例では、プリント基板Ｐに
実装すべき第１電子部品および第２電子部品としていず
れもメモリ素子ＩＣを採用した場合を例にとって説明し
ているが、第１電子部品と第２電子部品とが互いに異な
る種類の電子部品であってもよい。具体的には、たとえ
ば第１電子部品が抵抗，コンデンサまたはコイルである
ときに、第２電子部品が集積回路素子であってもよい。
実装すべき第１電子部品および第２電子部品としていず
れもメモリ素子ＩＣを採用した場合を例にとって説明し
ているが、第１電子部品と第２電子部品とが互いに異な
る種類の電子部品であってもよい。具体的には、たとえ
ば第１電子部品が抵抗，コンデンサまたはコイルである
ときに、第２電子部品が集積回路素子であってもよい。
【００２５】さらに、上記実施例では、プリント基板Ｐ
のＡ面に実装すべき第２電子部品としてリード２がパッ
ケージ側面から引き出されているものを例にとっている
が、第２電子部品としては、たとえば表面実装部品（Ｓ
ＭＤ：Surface Mount Device）のように、パッケージの
底面にリードを設けたものを適用してもよい。この場合
には、さらなる高密度実装化を図ることができる。
のＡ面に実装すべき第２電子部品としてリード２がパッ
ケージ側面から引き出されているものを例にとっている
が、第２電子部品としては、たとえば表面実装部品（Ｓ
ＭＤ：Surface Mount Device）のように、パッケージの
底面にリードを設けたものを適用してもよい。この場合
には、さらなる高密度実装化を図ることができる。
【００２６】その他特許請求の範囲に記載された範囲内
で種々の設計変更を施すことは可能である。
で種々の設計変更を施すことは可能である。
【００２７】
【発明の効果】以上のように本発明の電子部品実装方法
または電子部品実装板によれば、第１電子部品と第２電
子部品とを重なるように実装しているので、各電子部品
を２次元的に配列する場合に比べて電子部品が印刷配線
板上で占有する面積を小さくすることができる。また、
第１電子部品と第２電子部品との電気的導通は電気的接
続部によって行われるので、各電子部品相互間の配線を
２次元的に展開する必要がなく、配線の高密度化を図る
ことができる。
または電子部品実装板によれば、第１電子部品と第２電
子部品とを重なるように実装しているので、各電子部品
を２次元的に配列する場合に比べて電子部品が印刷配線
板上で占有する面積を小さくすることができる。また、
第１電子部品と第２電子部品との電気的導通は電気的接
続部によって行われるので、各電子部品相互間の配線を
２次元的に展開する必要がなく、配線の高密度化を図る
ことができる。
【００２８】このように、本発明によれば、電子部品の
高密度実装化を図ることができるから、印刷配線板のサ
イズはそのままでさらなる高機能化を図ることができ
る。また、同等の機能を実現する場合であれば、印刷配
線板のサイズを従来よりも格段に小さくすることができ
る。しかも、第２電子部品は印刷配線板に埋め込むよう
に実装されるので、印刷配線板の両面に電子部品を実装
する場合に比べて、部品実装後の印刷配線板の厚みを薄
くすることができる。したがって、１つの印刷配線板が
占有する空間を狭くすることができる。そのため、当該
印刷配線板を筐体に収納する場合には、当該筐体の小型
化を図ることができる。
高密度実装化を図ることができるから、印刷配線板のサ
イズはそのままでさらなる高機能化を図ることができ
る。また、同等の機能を実現する場合であれば、印刷配
線板のサイズを従来よりも格段に小さくすることができ
る。しかも、第２電子部品は印刷配線板に埋め込むよう
に実装されるので、印刷配線板の両面に電子部品を実装
する場合に比べて、部品実装後の印刷配線板の厚みを薄
くすることができる。したがって、１つの印刷配線板が
占有する空間を狭くすることができる。そのため、当該
印刷配線板を筐体に収納する場合には、当該筐体の小型
化を図ることができる。
【図１】本発明の一実施例のプリント基板の外観構成を
示す概略斜視図である。
示す概略斜視図である。
【図２】上記プリント基板のI-I 端面図である。
【図３】上記プリント基板の製造の流れを説明するため
の図である。
の図である。
【図４】本実施例において高密度実装化を図ることがで
きることを説明するための図である。
きることを説明するための図である。
【図５】従来のプリント基板の外観構成例を示す概略平
面図である。
面図である。
１ メモリ本体 ２ リード ３ 基板本体 ４ 配線パターン １０ 切欠部 １１ スルーホール １２ 導電メッキ部 ａ 垂直方向 ＩＣ メモリ素子 ＩＣ1 第１メモリ素子 ＩＣ2 第２メモリ素子 Ｐ プリント基板
Claims (2)
- 【請求項１】部品本体および端子をそれぞれ有する第１
電子部品および第２電子部品を印刷配線板に実装するた
めの方法であって、 上記第１電子部品の部品本体が嵌まり込むことができる
切欠部を上記印刷配線板に形成し、 上記印刷配線板の一方表面側と他方表面側とで電気的導
通を得るための電気的接続部を上記印刷配線板に設け、 上記切欠部に上記第１電子部品の部品本体を嵌め込むと
ともに、当該第１電子部品の端子を上記印刷配線板の一
方の表面において電気的接続部に接続することによっ
て、当該第１電子部品を上記印刷配線板に実装し、 この実装されている第１電子部品の部品本体に重なるよ
うに上記第２電子部品の部品本体を配置するとともに、
当該第２電子部品の端子を上記印刷配線板の他方の表面
において上記電気的接続部に接続することによって、当
該第２電子部品を上記印刷配線板に実装することを特徴
とする電子部品実装方法。 - 【請求項２】電子部品の部品本体が嵌まり込むことがで
きる切欠部が形成されているとともに、一方表面側と他
方表面側とで電気的導通を得るための電気的接続部が設
けられた印刷配線板と、 上記切欠部に部品本体が嵌め込まれ、上記印刷配線板の
一方の表面において端子が上記電気的接続部に接続され
て、上記印刷配線板に実装されている第１電子部品と、 この第１電子部品に重なるように部品本体を配置すると
ともに、上記印刷配線板の他方の表面において端子が上
記電気的接続部に接続されて、上記印刷配線板に実装さ
れている第２電子部品とを含むことを特徴とする電子部
品実装板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106317A JPH08307096A (ja) | 1995-04-28 | 1995-04-28 | 電子部品実装方法および電子部品実装板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106317A JPH08307096A (ja) | 1995-04-28 | 1995-04-28 | 電子部品実装方法および電子部品実装板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307096A true JPH08307096A (ja) | 1996-11-22 |
Family
ID=14430593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7106317A Pending JPH08307096A (ja) | 1995-04-28 | 1995-04-28 | 電子部品実装方法および電子部品実装板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307096A (ja) |
-
1995
- 1995-04-28 JP JP7106317A patent/JPH08307096A/ja active Pending
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