JPH118475A - 半導体パッケージ実装用多層プリント配線板 - Google Patents
半導体パッケージ実装用多層プリント配線板Info
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- JPH118475A JPH118475A JP9159439A JP15943997A JPH118475A JP H118475 A JPH118475 A JP H118475A JP 9159439 A JP9159439 A JP 9159439A JP 15943997 A JP15943997 A JP 15943997A JP H118475 A JPH118475 A JP H118475A
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- Japan
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- mounting
- semiconductor package
- wiring board
- printed wiring
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 各種電子機器に用いられる半導体パッケージ
実装用多層プリント配線板において、半導体パッケージ
の実装ランド間を狭ピッチ化し、従来よりも小型の半導
体パッケージを実装することができ、なおかつ必要な部
分との電気接続が可能な半導体パッケージ実装用多層プ
リント配線板を提供することを目的とする。 【解決手段】 任意の層間に導電性ペーストによるビア
４を形成することにより、面格子型に配列された実装ラ
ンド８からは他の部分へと配線する際に、実装ランド８
の直下のビア４を介して任意の層へと引き回すことがで
き、実装領域の実装面において回路パターンあるいはめ
っきスルーホールを必要としない。その結果、実装ラン
ド８間のピッチを従来よりも極端に狭めることができ、
従来よりも極端に小型の半導体パッケージ６を実装する
ことが可能となる。
実装用多層プリント配線板において、半導体パッケージ
の実装ランド間を狭ピッチ化し、従来よりも小型の半導
体パッケージを実装することができ、なおかつ必要な部
分との電気接続が可能な半導体パッケージ実装用多層プ
リント配線板を提供することを目的とする。 【解決手段】 任意の層間に導電性ペーストによるビア
４を形成することにより、面格子型に配列された実装ラ
ンド８からは他の部分へと配線する際に、実装ランド８
の直下のビア４を介して任意の層へと引き回すことがで
き、実装領域の実装面において回路パターンあるいはめ
っきスルーホールを必要としない。その結果、実装ラン
ド８間のピッチを従来よりも極端に狭めることができ、
従来よりも極端に小型の半導体パッケージ６を実装する
ことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はパソコン、移動体通
信用電話機、ビデオカメラ等の各種電子機器に用いられ
る半導体パッケージ実装用多層プリント配線板に関する
ものである。
信用電話機、ビデオカメラ等の各種電子機器に用いられ
る半導体パッケージ実装用多層プリント配線板に関する
ものである。
【０００２】
【従来の技術】近年、電子機器の高機能化、高密度化に
伴い、電子部品、中でもその中枢となる半導体パッケー
ジは、益々小型化、高集積化、高速化、多ピン化の傾向
にある。
伴い、電子部品、中でもその中枢となる半導体パッケー
ジは、益々小型化、高集積化、高速化、多ピン化の傾向
にある。
【０００３】このために、半導体パッケージの形態も多
ピン化の中で小型化に応えるため、従来の周辺端子実装
型パッケージに加え、面格子実装型パッケージも実用化
されてきており、また、これを実装するプリント配線板
の形態も従来方式に代わるものが提唱されてきている。
ピン化の中で小型化に応えるため、従来の周辺端子実装
型パッケージに加え、面格子実装型パッケージも実用化
されてきており、また、これを実装するプリント配線板
の形態も従来方式に代わるものが提唱されてきている。
【０００４】以下に従来の面格子端子型の半導体パッケ
ージ実装用多層プリント配線板について説明する。
ージ実装用多層プリント配線板について説明する。
【０００５】図３は従来の半導体パッケージを実装した
多層プリント配線板の断面図を示すものである。図４は
従来の半導体パッケージの実装に用いる多層ブリント配
線板の回路パターンを示す図である。図３，図４におい
て、１１は多層プリント配線板、１２は回路パターン、
１３は絶縁層、１４はめっきスルーホール、１５はソル
ダレジスト、１６は半導体パッケージ、１７は実装端
子、１８は実装ランドである。
多層プリント配線板の断面図を示すものである。図４は
従来の半導体パッケージの実装に用いる多層ブリント配
線板の回路パターンを示す図である。図３，図４におい
て、１１は多層プリント配線板、１２は回路パターン、
１３は絶縁層、１４はめっきスルーホール、１５はソル
ダレジスト、１６は半導体パッケージ、１７は実装端
子、１８は実装ランドである。
【０００６】以上のように構成された面格子端子実装型
の半導体パッケージの実装形態について、以下詳細に説
明する。
の半導体パッケージの実装形態について、以下詳細に説
明する。
【０００７】多層プリント配線板１１は回路パターン１
２が多層構造を有し、各回路パターン１２の層は絶縁層
１３により絶縁されており、また必要な箇所にめっきス
ルーホール１４を形成し、金属めっきなどにより電気的
に接続されている。さらに半導体パッケージ１６の実装
領域において、回路パターン１２を形成する際に、同時
に実装ランド１８が所定位置に形成された構成を有する
ものである。この時の実装ランド１８の所定位置とは、
半導体パッケージ１６の実装端子１７の位置に対応した
位置を指すものである。この多層プリント配線板１１の
実装ランド１８に対して、半導体パッケージ１６の実装
端子１７を位置合わせし、はんだ付けなどで接合するこ
とにより多層プリント配線板１１と半導体パッケージ１
６とは電気的に接続される。ここで多層プリント配線板
１１の電気接合に不要な部分は予めソルダレジスト１５
で保護することにより短絡が防止されている。
２が多層構造を有し、各回路パターン１２の層は絶縁層
１３により絶縁されており、また必要な箇所にめっきス
ルーホール１４を形成し、金属めっきなどにより電気的
に接続されている。さらに半導体パッケージ１６の実装
領域において、回路パターン１２を形成する際に、同時
に実装ランド１８が所定位置に形成された構成を有する
ものである。この時の実装ランド１８の所定位置とは、
半導体パッケージ１６の実装端子１７の位置に対応した
位置を指すものである。この多層プリント配線板１１の
実装ランド１８に対して、半導体パッケージ１６の実装
端子１７を位置合わせし、はんだ付けなどで接合するこ
とにより多層プリント配線板１１と半導体パッケージ１
６とは電気的に接続される。ここで多層プリント配線板
１１の電気接合に不要な部分は予めソルダレジスト１５
で保護することにより短絡が防止されている。
【０００８】このように半導体パッケージ１６の実装端
子１７を電気的に接続した実装ランド１８は、回路パタ
ーン１２により設計図面に従った所定配線を形成するも
のである。この時、面格子型に配列された実装ランド１
８の内、内側のものから他の部分へと配線するために、
実装領域において実装ランド１８間に回路パターン１２
を形成し実装領域外へと引き回すかもしくは、実装領域
内においてめっきスルーホール１４を形成し他の層へと
引き回すものである。
子１７を電気的に接続した実装ランド１８は、回路パタ
ーン１２により設計図面に従った所定配線を形成するも
のである。この時、面格子型に配列された実装ランド１
８の内、内側のものから他の部分へと配線するために、
実装領域において実装ランド１８間に回路パターン１２
を形成し実装領域外へと引き回すかもしくは、実装領域
内においてめっきスルーホール１４を形成し他の層へと
引き回すものである。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、面格子型に配列された実装ランド１８の
内、内側のものから他の部分へと配線するためには、実
装領域内において実装ランド１８間に回路パターン１２
を形成し実装領域外へと引き回すかもしくは実装領域内
においてめっきスルーホール１４を形成し他の層へと引
き回さなければならないので、その分、各実装ランド１
８間のピッチを広げなければならないという問題点を有
していた。
の構成では、面格子型に配列された実装ランド１８の
内、内側のものから他の部分へと配線するためには、実
装領域内において実装ランド１８間に回路パターン１２
を形成し実装領域外へと引き回すかもしくは実装領域内
においてめっきスルーホール１４を形成し他の層へと引
き回さなければならないので、その分、各実装ランド１
８間のピッチを広げなければならないという問題点を有
していた。
【００１０】本発明は上記従来の問題点を解決するもの
であり、半導体パッケージの実装ランド間を狭ピッチ化
し、従来より小型の半導体パッケージを実装することが
でき、なおかつ必要な部分との電気接続が可能な半導体
パッケージ用多層プリント配線板を提供することを目的
とする。
であり、半導体パッケージの実装ランド間を狭ピッチ化
し、従来より小型の半導体パッケージを実装することが
でき、なおかつ必要な部分との電気接続が可能な半導体
パッケージ用多層プリント配線板を提供することを目的
とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体パッケージ実装用多層プリント配線板
は、面格子端子型の半導体パッケージを実装する多層プ
リント配線板において、被圧縮性多孔質基材に貫通穴を
形成し、この貫通穴に導電性ペーストを充填し、前記多
孔質基材の両面に金属箔を張り合わせて加熱加圧し回路
パターンを形成して得られるプリント配線板の両面に、
被圧縮性多孔質基材に貫通穴を形成し、この貫通穴に導
電性ペーストを充填して得られる中間接続体とを張り合
わせ更にその両面に金属箔を張り合わせて加熱加圧し回
路パターンを形成した構成を有している。
に本発明の半導体パッケージ実装用多層プリント配線板
は、面格子端子型の半導体パッケージを実装する多層プ
リント配線板において、被圧縮性多孔質基材に貫通穴を
形成し、この貫通穴に導電性ペーストを充填し、前記多
孔質基材の両面に金属箔を張り合わせて加熱加圧し回路
パターンを形成して得られるプリント配線板の両面に、
被圧縮性多孔質基材に貫通穴を形成し、この貫通穴に導
電性ペーストを充填して得られる中間接続体とを張り合
わせ更にその両面に金属箔を張り合わせて加熱加圧し回
路パターンを形成した構成を有している。
【００１２】この構成によれば、半導体パッケージの実
装ランド間を狭ピッチ化し、従来よりも小型の半導体パ
ッケージを実装することができ、なおかつ必要な部分と
の電気接続が可能な半導体パッケージ実装用多層プリン
ト配線板が得られる。
装ランド間を狭ピッチ化し、従来よりも小型の半導体パ
ッケージを実装することができ、なおかつ必要な部分と
の電気接続が可能な半導体パッケージ実装用多層プリン
ト配線板が得られる。
【００１３】
【発明の実施の形態】本発明の請求項１に記載した発明
は、面格子端子型の半導体パッケージを実装する多層プ
リント配線板において、被圧縮性多孔質基材に貫通穴を
形成し、この貫通穴に導電性ペーストを充填し、前記多
孔質基材の両面に金属箔を張り合わせて加熱加圧し回路
パターンを形成して得られるプリント配線板の両面に、
被圧縮性多孔質基材に貫通孔を形成し、この貫通穴に導
電性ペーストを充填して得られる中間接続体とを張り合
わせ更にその両面に金属箔を張り合わせて加熱加圧し回
路パターンを形成したものであり、この構成によって、
面格子型に配列された実装ランドの内、内側のものから
他の部分へと配線する際に、必要に応じ実装ランドの直
下に形成された導電性ペーストによるビアを介して他の
層と電気接続することができる。このビアは前記構成に
より各層間の絶縁層を形成する全ての被圧縮性多孔質基
材に形成することができ、したがって、実装ランド直下
において任意の層へと配線を引き回すことが可能とな
る。そのため実装領域内の実装面において必ずしも回路
パターンを形成し実装領域外へと引き回す必要がなく、
また必ずしも貫通穴を形成し他の層へと引き回す必要も
ない。その結果、半導体パッケージの実装ランド間ピッ
チは従来では回路パターンあるいは貫通穴を形成する
分、余裕を持たせる必要があったが、本発明ではその必
要はなく間隔を極端に狭めることができ、半導体パッケ
ージの大きさも極端に小型化することができるという作
用を有する。
は、面格子端子型の半導体パッケージを実装する多層プ
リント配線板において、被圧縮性多孔質基材に貫通穴を
形成し、この貫通穴に導電性ペーストを充填し、前記多
孔質基材の両面に金属箔を張り合わせて加熱加圧し回路
パターンを形成して得られるプリント配線板の両面に、
被圧縮性多孔質基材に貫通孔を形成し、この貫通穴に導
電性ペーストを充填して得られる中間接続体とを張り合
わせ更にその両面に金属箔を張り合わせて加熱加圧し回
路パターンを形成したものであり、この構成によって、
面格子型に配列された実装ランドの内、内側のものから
他の部分へと配線する際に、必要に応じ実装ランドの直
下に形成された導電性ペーストによるビアを介して他の
層と電気接続することができる。このビアは前記構成に
より各層間の絶縁層を形成する全ての被圧縮性多孔質基
材に形成することができ、したがって、実装ランド直下
において任意の層へと配線を引き回すことが可能とな
る。そのため実装領域内の実装面において必ずしも回路
パターンを形成し実装領域外へと引き回す必要がなく、
また必ずしも貫通穴を形成し他の層へと引き回す必要も
ない。その結果、半導体パッケージの実装ランド間ピッ
チは従来では回路パターンあるいは貫通穴を形成する
分、余裕を持たせる必要があったが、本発明ではその必
要はなく間隔を極端に狭めることができ、半導体パッケ
ージの大きさも極端に小型化することができるという作
用を有する。
【００１４】請求項２に記載の発明は、回路パターン
が、半導体パッケージを実装する実装面の実装領域にお
いて、前記半導体パッケージの端子を実装する実装ラン
ドのみで構成されるようにしたものであり、この構成に
よって、半導体パッケージを実装する実装面の実装領域
において、実装ランド以外の回路パターンは存在せず、
実装ランド間に回路パターンを形成する必要がなく、そ
の間隔を極端に狭めることができ、半導体パッケージの
大きさも極端に小型化することができるという作用を有
する。
が、半導体パッケージを実装する実装面の実装領域にお
いて、前記半導体パッケージの端子を実装する実装ラン
ドのみで構成されるようにしたものであり、この構成に
よって、半導体パッケージを実装する実装面の実装領域
において、実装ランド以外の回路パターンは存在せず、
実装ランド間に回路パターンを形成する必要がなく、そ
の間隔を極端に狭めることができ、半導体パッケージの
大きさも極端に小型化することができるという作用を有
する。
【００１５】請求項３に記載の発明は、半導体パッケー
ジを実装する実装面の実装領域において、めっきスルー
ホールが存在しない構成としたものであり、この構成に
よって、半導体パッケージを実装する実装面の実装領域
において、めっきスルーホールは存在せず、実装ランド
間にめっきスルーホールを形成する必要がなく、その間
隔を極端に狭めることができ、半導体パッケージの大き
さも極端に小型化することができるという作用を有す
る。
ジを実装する実装面の実装領域において、めっきスルー
ホールが存在しない構成としたものであり、この構成に
よって、半導体パッケージを実装する実装面の実装領域
において、めっきスルーホールは存在せず、実装ランド
間にめっきスルーホールを形成する必要がなく、その間
隔を極端に狭めることができ、半導体パッケージの大き
さも極端に小型化することができるという作用を有す
る。
【００１６】以下本発明の実施の形態について、図１、
図２を用いて説明する。図１は本発明の実施の形態にお
ける半導体パッケージを実装した多層プリント配線板を
示す断面図であり、図２は同半導体パッケージの実装に
用いる多層プリント配線板の回路パターンを示す図であ
る。図１、図２において、半導体パッケージ６の実装端
子７は多層プリント配線板１の実装ランド８に実装さ
れ、この実装ランド８は導電性ペーストによるビア４を
介して任意の層の回路パターン２と電気的に接続される
ものである。ここで実装領域内の実装面において回路パ
ターンを形成し実装領域外へと引き回す必要がなく、ま
ためっきスルーホールを形成し他の層へと引き回す必要
もない。その結果、半導体パッケージ６の実装ランド８
間のピッチを極端に狭めることができ、半導体パッケー
ジ６の大きさも極端に小型化することができるという作
用を有する。
図２を用いて説明する。図１は本発明の実施の形態にお
ける半導体パッケージを実装した多層プリント配線板を
示す断面図であり、図２は同半導体パッケージの実装に
用いる多層プリント配線板の回路パターンを示す図であ
る。図１、図２において、半導体パッケージ６の実装端
子７は多層プリント配線板１の実装ランド８に実装さ
れ、この実装ランド８は導電性ペーストによるビア４を
介して任意の層の回路パターン２と電気的に接続される
ものである。ここで実装領域内の実装面において回路パ
ターンを形成し実装領域外へと引き回す必要がなく、ま
ためっきスルーホールを形成し他の層へと引き回す必要
もない。その結果、半導体パッケージ６の実装ランド８
間のピッチを極端に狭めることができ、半導体パッケー
ジ６の大きさも極端に小型化することができるという作
用を有する。
【００１７】次に、本発明の具体例を説明する。図１，
図２において、１は多層プリント配線板、２は回路パタ
ーン、３は絶縁層、４はビア、５はソルダレジスト、６
は半導体パッケージ、７は実装端子、８は実装ランドで
ある。
図２において、１は多層プリント配線板、２は回路パタ
ーン、３は絶縁層、４はビア、５はソルダレジスト、６
は半導体パッケージ、７は実装端子、８は実装ランドで
ある。
【００１８】以上のように構成された半導体パッケージ
実装用多層プリント配線板について、以下その動作を説
明する。
実装用多層プリント配線板について、以下その動作を説
明する。
【００１９】多層プリント配線板１は回路パターン２が
多層構造を有し、各回路パターン２の層は絶縁層３によ
り絶縁されており、また必要な箇所にビア４を形成し、
導電性ペーストにより電気的に接続されている。さらに
半導体パッケージ６の実装領域において、実装ランド８
が所定位置に形成された構成を有するものである。この
時の実装ランド８の所定位置とは、半導体パッケージ６
の実装端子７の位置に対応した位置を指すものである。
この多層プリント配線板１の実装ランド８に対して、半
導体パッケージ６の実装端子７を位置合わせし、はんだ
付けなどで接合することにより多層プリント配線板１と
半導体パッケージ６とは電気的に接続される。ここで多
層プリント配線板１の電気的接合に不要な部分は予めソ
ルダレジスト５で保護することにより短絡が防止されて
いる。
多層構造を有し、各回路パターン２の層は絶縁層３によ
り絶縁されており、また必要な箇所にビア４を形成し、
導電性ペーストにより電気的に接続されている。さらに
半導体パッケージ６の実装領域において、実装ランド８
が所定位置に形成された構成を有するものである。この
時の実装ランド８の所定位置とは、半導体パッケージ６
の実装端子７の位置に対応した位置を指すものである。
この多層プリント配線板１の実装ランド８に対して、半
導体パッケージ６の実装端子７を位置合わせし、はんだ
付けなどで接合することにより多層プリント配線板１と
半導体パッケージ６とは電気的に接続される。ここで多
層プリント配線板１の電気的接合に不要な部分は予めソ
ルダレジスト５で保護することにより短絡が防止されて
いる。
【００２０】このように半導体パッケージ６の実装端子
７を電気的に接続し実装ランド８は、回路パターン２及
びビア４により設計図面に従った所定配線を形成するも
のである。この時、面格子型に配列された実装ランド８
からは他の部分へと配線するために、実装ランド８の直
下のビア４を介して任意の層へと引き回すことができ、
実装領域の実装面において回路パターンあるいはめっき
スルーホールを必要としない。
７を電気的に接続し実装ランド８は、回路パターン２及
びビア４により設計図面に従った所定配線を形成するも
のである。この時、面格子型に配列された実装ランド８
からは他の部分へと配線するために、実装ランド８の直
下のビア４を介して任意の層へと引き回すことができ、
実装領域の実装面において回路パターンあるいはめっき
スルーホールを必要としない。
【００２１】以上のように本実施の形態によれば、実装
領域の実装面において回路パターンやめっきスルーホー
ルを必要としないので、実装ランド８間のピッチを従来
よりも極端に狭めることができ、従来よりも極端に小型
の半導体パッケージ６を実装することが可能となる。
領域の実装面において回路パターンやめっきスルーホー
ルを必要としないので、実装ランド８間のピッチを従来
よりも極端に狭めることができ、従来よりも極端に小型
の半導体パッケージ６を実装することが可能となる。
【００２２】なお、本発明の実施の形態において多層プ
リント配線板は、４層プリント配線板としたが、３層も
しくは５層以上の多層プリント配線板としてもよい。
リント配線板は、４層プリント配線板としたが、３層も
しくは５層以上の多層プリント配線板としてもよい。
【００２３】
【発明の効果】以上のように本発明は、実装領域の実装
面において回路パターンやめっきスルーホールを必要と
しないので、実装ランド間のピッチを従来よりも極端に
狭めることができ、従来よりも極端に小型の半導体パッ
ケージを実装することが可能となる半導体パッケージ実
装用多層プリント配線板を実現できるものである。
面において回路パターンやめっきスルーホールを必要と
しないので、実装ランド間のピッチを従来よりも極端に
狭めることができ、従来よりも極端に小型の半導体パッ
ケージを実装することが可能となる半導体パッケージ実
装用多層プリント配線板を実現できるものである。
【図１】本発明の実施の形態における半導体パッケージ
実装用多層プリント配線板を示す断面図
実装用多層プリント配線板を示す断面図
【図２】同多層プリント配線板の回路パターンを示す図
【図３】従来の半導体パッケージ実装用多層プリント配
線板を示す断面図
線板を示す断面図
【図４】従来の半導体パッケージの実装に用いる多層プ
リント配線板の回路パターンを示す図
リント配線板の回路パターンを示す図
１ 多層プリント配線板 ２ 回路パターン ３ 絶縁層 ４ ビア ５ ソルダレジスト ６ 半導体パッケージ ７ 実装端子 ８ 実装ランド
Claims (3)
- 【請求項１】 面格子端子型の半導体パッケージを実装
する多層プリント配線板において、被圧縮性多孔質基材
に貫通穴を形成し、この貫通穴に導電性ペーストを充填
し、前記多孔質基材の両面に金属箔を張り合わせて加熱
加圧した後回路パターンを形成して得られるプリント配
線板の両面に、被圧縮性多孔質基材に貫通孔を形成し、
この貫通穴に導電性ペーストを充填して得られる中間接
続体とを張り合わせ、更にその両面に金属箔を張り合わ
せて加熱加圧したものに回路パターンを形成した半導体
パッケージ実装用多層プリント配線板。 - 【請求項２】 回路パターンが、半導体パッケージを実
装する実装面の実装領域において前記半導体パッケージ
の端子を実装する実装ランドのみで構成される請求項１
に記載の半導体パッケージ実装用多層プリント配線板。 - 【請求項３】 半導体パッケージを実装する実装面の実
装領域において、めっきスルーホールが存在しない構成
とした請求項１に記載の半導体パッケージ実装用多層プ
リント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159439A JPH118475A (ja) | 1997-06-17 | 1997-06-17 | 半導体パッケージ実装用多層プリント配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159439A JPH118475A (ja) | 1997-06-17 | 1997-06-17 | 半導体パッケージ実装用多層プリント配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118475A true JPH118475A (ja) | 1999-01-12 |
Family
ID=15693787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159439A Pending JPH118475A (ja) | 1997-06-17 | 1997-06-17 | 半導体パッケージ実装用多層プリント配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304665B2 (en) | 2008-05-16 | 2012-11-06 | Siliconware Precision Industries Co., Ltd. | Package substrate having landless conductive traces |
-
1997
- 1997-06-17 JP JP9159439A patent/JPH118475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304665B2 (en) | 2008-05-16 | 2012-11-06 | Siliconware Precision Industries Co., Ltd. | Package substrate having landless conductive traces |
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