JPS60113995A - 多層プリント配線基板 - Google Patents
多層プリント配線基板Info
- Publication number
- JPS60113995A JPS60113995A JP58222479A JP22247983A JPS60113995A JP S60113995 A JPS60113995 A JP S60113995A JP 58222479 A JP58222479 A JP 58222479A JP 22247983 A JP22247983 A JP 22247983A JP S60113995 A JPS60113995 A JP S60113995A
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- JP
- Japan
- Prior art keywords
- multilayer printed
- printed wiring
- wiring board
- board
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＬＳＩおよびＶＬＳＩ等を高密度実装するだ
めの多層プリント配線基板に関する。
めの多層プリント配線基板に関する。
従来例の構成とその問題点
近年、ＬＳＩやＶＬＳＩの端子数が急激に増え、将来は
１テツプで２００端子のものも考えられる。
１テツプで２００端子のものも考えられる。
そこで、これらの端子数の多いＬＳＩやＶＬＳＩの高密
度実装技術が重大な課題となっている。
度実装技術が重大な課題となっている。
ＬＳＩやＶＬＳＩの高密度実装技術のひとつに多層プリ
ント配線基板がある。以下、従来の多層プリント配線基
板について説明する。
ント配線基板がある。以下、従来の多層プリント配線基
板について説明する。
第１図は従来の多層プリント配線基板の斜視図、第２図
はその部分断面図である。この従来例は６層プリント配
綜基板であり、６層の導体層（銅箔層）１ａ〜１ｆと、
６層の積層板２ａ〜２ｅから成っている。導体層１ａ、
１ｆが基板の表面層となっており、ＬＳＩやＶＬＳＩは
導体層１ａに搭載ざねる。内部の導体層１ｂ〜１ｅｊは
基板表面に露出部ね、ていない。３はスルーポール、４
はヴイアホールである。
はその部分断面図である。この従来例は６層プリント配
綜基板であり、６層の導体層（銅箔層）１ａ〜１ｆと、
６層の積層板２ａ〜２ｅから成っている。導体層１ａ、
１ｆが基板の表面層となっており、ＬＳＩやＶＬＳＩは
導体層１ａに搭載ざねる。内部の導体層１ｂ〜１ｅｊは
基板表面に露出部ね、ていない。３はスルーポール、４
はヴイアホールである。
この様な多層プリント配線基板は、両面プリント配線基
板に比べ、配線の引き回しなどがｆπ”］単で、配線長
も妬くなり、ＬＳＩやＶＬＳＩなどの実装密度を大幅に
高めることができる。
板に比べ、配線の引き回しなどがｆπ”］単で、配線長
も妬くなり、ＬＳＩやＶＬＳＩなどの実装密度を大幅に
高めることができる。
しかし、従来の多層プリント配線基板は、Ｌ ＳＩやＶ
ＬＳＩのチップをフィルムキャリアやワイヤーボンディ
ング等により直接的に搭載した場合、スルーホール、グ
イアポール、バット、線幅、線間隙、及びホールの壁（
メッキ）等の大きさの許容範囲によって、実装密度がが
なシｆｌ；＋Ｊ限されるという問題がある。この問題点
について、第３図を用いて説明する。
ＬＳＩのチップをフィルムキャリアやワイヤーボンディ
ング等により直接的に搭載した場合、スルーホール、グ
イアポール、バット、線幅、線間隙、及びホールの壁（
メッキ）等の大きさの許容範囲によって、実装密度がが
なシｆｌ；＋Ｊ限されるという問題がある。この問題点
について、第３図を用いて説明する。
第３図は、ワイヤーボンディングでＬＳＩチップ等を搭
載するだめの従来の多層プリント配線基板の表面パター
ン図である。この図において、６はチップ搭載面、６は
ワイヤーボンディング用のパッド、７は配線パターン、
８はスルーホール（ヴイアホールを含）、９はスルーホ
ール８を囲むノ仁ノドである。
載するだめの従来の多層プリント配線基板の表面パター
ン図である。この図において、６はチップ搭載面、６は
ワイヤーボンディング用のパッド、７は配線パターン、
８はスルーホール（ヴイアホールを含）、９はスルーホ
ール８を囲むノ仁ノドである。
一般に、ワイヤーボ・ノンティングは、５木／ｍｍ〜１
０本／賂の高密度で接着が可能であるが、スルーホール
８の穴径は、基板の厚さにもよるか、最小Ｑ、３８〜０
．５８の程度であり、ピ・ノチは最小ＱＪ３Ｍ程度であ
る。このだめに、図の様に、チップとの接続に要する面
積はかなり小さいにもかかわらず、スルーホール８によ
って占有される基板表板表面面積がかなり大きくなり、
ＬＳＩチップ等の搭載密度が、スルーホールの個数や大
きさによってかなり制限される。゛つまり、多層プリン
ト配線基板を用いても、使用するスルーホールの穴径の
最小値には限界があり、かつ大きな面積を占めるため、
スルーホールの数が多くなると、ＬＳＩ等のチップ搭載
密度が極めて小さくな妙１がっパターン設計がむずかし
くなるという問題がある。
０本／賂の高密度で接着が可能であるが、スルーホール
８の穴径は、基板の厚さにもよるか、最小Ｑ、３８〜０
．５８の程度であり、ピ・ノチは最小ＱＪ３Ｍ程度であ
る。このだめに、図の様に、チップとの接続に要する面
積はかなり小さいにもかかわらず、スルーホール８によ
って占有される基板表板表面面積がかなり大きくなり、
ＬＳＩチップ等の搭載密度が、スルーホールの個数や大
きさによってかなり制限される。゛つまり、多層プリン
ト配線基板を用いても、使用するスルーホールの穴径の
最小値には限界があり、かつ大きな面積を占めるため、
スルーホールの数が多くなると、ＬＳＩ等のチップ搭載
密度が極めて小さくな妙１がっパターン設計がむずかし
くなるという問題がある。
発明の目的
本発明は上記従来の問題点を解消するもので、チップ搭
載密度の増大とパターン設計の簡易化を図ることができ
る多層プリント配線基板を提供することを目的とする。
載密度の増大とパターン設計の簡易化を図ることができ
る多層プリント配線基板を提供することを目的とする。
発明の構成
本発明は、多層プリント配線基板の内部の導体成せんと
するものである。
するものである。
実施例の説明
以下１図面を参照し本発明の実施例につき詳細に説明す
る。
る。
第４図は、本発明の一実施例による多層プリント配線基
板の断面図、第５図は同基板の表面パターン図、第６図
は同基板の概略平面図面である。
板の断面図、第５図は同基板の表面パターン図、第６図
は同基板の概略平面図面である。
これらの図において、１１ａ〜１ １ｆは導体層、１
２ａ〜１ ２６は積層板である。１ ３ａ〜１３ｃＶｉ
ＬｓＩまたＶｉＶＬｓＩのチップである。これら・のチ
ップを搭載する領域は第１層の導体層１ １ａに形成さ
れる他、部分的に露出させた第３層の導体層１１０の部
分にも形成されている。１４はチップと基板のパ・ノド
を結合するボンティングワイヤー、１６はワイヤーボン
ディング用のノ仁ノド、１６は配線パターン、１７はヴ
イアホールを含むスルーポール、１８ｉｊニスルーホー
ルを囲ムバ・ノドである。ワイヤーボンディング用のパ
・ノド１５は５木／誌の密度で並んでおり、スルーポー
ル１７の穴径は約０．５Ｍである。
２ａ〜１ ２６は積層板である。１ ３ａ〜１３ｃＶｉ
ＬｓＩまたＶｉＶＬｓＩのチップである。これら・のチ
ップを搭載する領域は第１層の導体層１ １ａに形成さ
れる他、部分的に露出させた第３層の導体層１１０の部
分にも形成されている。１４はチップと基板のパ・ノド
を結合するボンティングワイヤー、１６はワイヤーボン
ディング用のノ仁ノド、１６は配線パターン、１７はヴ
イアホールを含むスルーポール、１８ｉｊニスルーホー
ルを囲ムバ・ノドである。ワイヤーボンディング用のパ
・ノド１５は５木／誌の密度で並んでおり、スルーポー
ル１７の穴径は約０．５Ｍである。
このような構成であるから、導体層１ １ａに搭載され
るチップ１ ３ａ、１ ３Ｃ用のスルーホールの多くを
第２層の導体層１ ｌｂまでで処理し、第３層の導体層
１１ｃに搭載されるチップ１３ｂ用のスルーホールの多
くを第６層の導体層１ １ｆとの間で処理せることかで
きる。従って、第６図の様に、従来の表面パターン図（
第３図）を重ね合わせることか可能となり、よりてチ・
ノブ間の距離が短くなり１かつチップ搭載密度が増大す
る。
るチップ１ ３ａ、１ ３Ｃ用のスルーホールの多くを
第２層の導体層１ ｌｂまでで処理し、第３層の導体層
１１ｃに搭載されるチップ１３ｂ用のスルーホールの多
くを第６層の導体層１ １ｆとの間で処理せることかで
きる。従って、第６図の様に、従来の表面パターン図（
第３図）を重ね合わせることか可能となり、よりてチ・
ノブ間の距離が短くなり１かつチップ搭載密度が増大す
る。
ま１ζ、チップ１ ３ａ、 １ ３０とチ’７プ１ ３
ｂとの各信号線の結合をスルーホール１７．１個で行え
るので、設計によっては、かなりスルーホール１了を少
なくしスルーホール１７による占有面積を減らせる。こ
れによっても、チ・ノブ搭載密度の向上がもたらされ、
また配線パターン１６の設計が簡単になる。
ｂとの各信号線の結合をスルーホール１７．１個で行え
るので、設計によっては、かなりスルーホール１了を少
なくしスルーホール１７による占有面積を減らせる。こ
れによっても、チ・ノブ搭載密度の向上がもたらされ、
また配線パターン１６の設計が簡単になる。
なお本発明は、３層以上のプリント配線基板に適用して
同様の効果を得られる。但し、３層の場合にｆ’：ｌ：
、ｕｙ １層に搭載されるチ・／プのスルーポールの
数か少ないことが条件となる。
同様の効果を得られる。但し、３層の場合にｆ’：ｌ：
、ｕｙ １層に搭載されるチ・／プのスルーポールの
数か少ないことが条件となる。
寸だ、配線パターンは、抵抗及び容量成分を挿入しブこ
回路網であっても良い。
回路網であっても良い。
また、本発明は、ＤＩＰ、フラ・ノド・パッケージ、チ
・ノブ・ギヤリヤ、フィルム・ギヤリヤ、ピン・グリッ
ド・アレイ等によってチ・ノブを搭載する多層プリント
配線基板にも同様に適用できる。
・ノブ・ギヤリヤ、フィルム・ギヤリヤ、ピン・グリッ
ド・アレイ等によってチ・ノブを搭載する多層プリント
配線基板にも同様に適用できる。
発明の効果
本発明によれば、多層プリント配線基板の内部の導体層
の一部を露出させることにより１ チップ搭載領域を第
１層（表面層）の導体層だけでなく内部の導体層にも形
成するから、表面層の配線パターンの一部を重ね合わせ
、かつスルーホールの数を減少させることができるため
、ＬＳＩやＶＬＳＩ等のチップ実装密度を増加し、か・
つパターン設計を簡単化できる効果を得られる。
の一部を露出させることにより１ チップ搭載領域を第
１層（表面層）の導体層だけでなく内部の導体層にも形
成するから、表面層の配線パターンの一部を重ね合わせ
、かつスルーホールの数を減少させることができるため
、ＬＳＩやＶＬＳＩ等のチップ実装密度を増加し、か・
つパターン設計を簡単化できる効果を得られる。
第１図は従来の多層プリント配線基板の構成を示す斜視
図、第２図は同従来基板の断面図、第３図は同従来基板
の表面バタニン図、第４図は本発明の一実施例による多
層プリント配線基板の断面図、第５図は同実施例基板の
表面パターン図、第一６図は同実施例基板の概略平面図
である。 １ １２Ｌ 〜１ １ｆ・・・・−導体層、ｉ ２ａ
〜１ ２６”−・・・積層板、１’３２Ｌ〜１３Ｃ・・
・・・・チップ、１４・・・・・ボンディングワイヤー
、１５・川・・パッド、１６・・・・・・配線パターン
、１７・・・・・・スルーホール、１８・・・・・パッ
ド。 ＠ １ 図 第 ２ 図
図、第２図は同従来基板の断面図、第３図は同従来基板
の表面バタニン図、第４図は本発明の一実施例による多
層プリント配線基板の断面図、第５図は同実施例基板の
表面パターン図、第一６図は同実施例基板の概略平面図
である。 １ １２Ｌ 〜１ １ｆ・・・・−導体層、ｉ ２ａ
〜１ ２６”−・・・積層板、１’３２Ｌ〜１３Ｃ・・
・・・・チップ、１４・・・・・ボンディングワイヤー
、１５・川・・パッド、１６・・・・・・配線パターン
、１７・・・・・・スルーホール、１８・・・・・パッ
ド。 ＠ １ 図 第 ２ 図
Claims (1)
- 少なくとも３層以上の導体層を有する多層プリント配線
基板であって、内部の特定の導体層の一部を表面に露出
部せ、その露出部分にテップ搭載領域を形成したことを
特徴とする多層プリント配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222479A JPS60113995A (ja) | 1983-11-25 | 1983-11-25 | 多層プリント配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222479A JPS60113995A (ja) | 1983-11-25 | 1983-11-25 | 多層プリント配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113995A true JPS60113995A (ja) | 1985-06-20 |
Family
ID=16783062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222479A Pending JPS60113995A (ja) | 1983-11-25 | 1983-11-25 | 多層プリント配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239597A (ja) * | 1986-04-11 | 1987-10-20 | オ−ケ−プリント配線株式会社 | 電子部品取付板 |
| JPH06291520A (ja) * | 1992-04-03 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 高周波多層集積回路 |
-
1983
- 1983-11-25 JP JP58222479A patent/JPS60113995A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239597A (ja) * | 1986-04-11 | 1987-10-20 | オ−ケ−プリント配線株式会社 | 電子部品取付板 |
| JPH06291520A (ja) * | 1992-04-03 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 高周波多層集積回路 |
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