JP2633889B2

JP2633889B2 - 両面メモリーボード

Info

Publication number: JP2633889B2
Application number: JP3945388A
Authority: JP
Inventors: 幸男金沢; 昌行渡辺; 利夫管野
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1988-02-24
Filing date: 1988-02-24
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPH01215055A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は面実装用プリント基板に関し、特に、両面プ
リント基板の改良に関する。

〔従来の技術〕

従来のVssプレート（電源プレート）入りのプリント
基板は多層基板を用い、その内層にVssプレートを設け
ていた。

この内層にVssプレートを有する例えば四層構造の多
層基板の構造の一例は次の通りである。

すなわち、基板の表面に表面配線を設けるとともにそ
の裏面にも裏面配線を設け、当該基板にスルーホールを
あけて当該スルーホールの内部に導体をつけ、表面配線
と裏面配線を導体させ、更に、基板の内部に前記スルー
ホール導体に対し直角方向に第１層のVssプレートおよ
び第２層のVssプレートよりなる二層のVssプレート（電
源層）を設けて成る。

当該多層基板の製法例は、一般に、薄い樹脂板の上に
パターンを形成し、それらを何枚か積み重ね、加圧し、
熱を加えて樹脂を硬化させ、その後、必要な個所にドリ
ルで穴（スルーホール）をあけ、穴の内部に導体をつ
け、各層のパターン間の導通をはかることにより行われ
る。

なお、プリント基板について述べた文献の例として
は、（株）工業調査会発行「電子材料」1983年10月p15
〜164、同1984年10月p15〜128、同1984年４月号p143〜1
48があげられる。

〔発明が解決しようとする課題〕

本発明者らが、これらの先行技術を検討した結果、以
下のような問題があることが明らかになった。すなわ
ち、このように、表面配線のほかに裏面配線を設けた
り、そのために、これら配線を導通するためのスルーホ
ールをあけ、メッキなどにより導体を当該スルーホール
内部につけたり、何層にもわたりVssプレートを形成し
た樹脂板を積層し、加熱加圧操作を施さねばならないな
どその基板価格は高いものにつく。また、複数の樹脂板
を積層して所定の板厚のものとするなどその板厚管理が
難しい。また、スルーホール導体による導通の場合一般
にスルーホールの信頼性が劣ることが多く、信頼性向上
の阻害要因であった。従来の基板ではこのスルーホール
を大量に設ける必要があり、更に、加圧に際しクラック
を生じ易いなどプレス加工性が良くないという難点があ
る。

従って、本発明の１つの目的は、信頼性の高いメモリ
・ボードを提供することにある。

本発明の１つの目的は、面実装に適合したメモリ・ボ
ードを提供することにある。

本発明の１つの目的は、厚さ精度の高いメモリ・ボー
ドを提供することにある。

本発明の１つの目的は、高密度実装が可能なメモリ・
ボードを提供することにある。

本発明の１つの目的は、基板のベンド（bend）が発生
しないメモリ・ボードを提供することにある。

本発明の１つの目的は、表面配線層の酸化防止が可能
なプリント基板を提供することにある。

本発明の１つの目的は、微細配線を施しても、ショー
トの起りにくい配線基板技術を提供することにある。

本発明の１つの目的は、製作の容易なメモリ・ボード
を提供することにある。

本発明の１つの目的は、配線間のクロストークの少な
いメモリ・ボードにおけるレイアウトを提供することに
ある。

本発明の１つの目的は、コストの低いメモリ・ボード
を提供することにある。

本発明の１つの目的は、マザーボード（mother boar
d）上に高密度で実装可能なドーター（daugher）メモリ
・ボードを提供することにある。

本発明の１つの目的は、SOP（Small Outline Packag
e）やSOJ（Small Outline J−Bend Package）等のデュ
アルインライン（dual−in−line）に類似のパッケージ
に適したメモリ・ボードを提供することにある。

本発明の１つの目的は、両面実装に適したプリント基
板上への実装技術を提供することにある。

本発明の１つの目的は、プリント基板上に各種IC,VLS
Iを搭載したマイクロ・コンピュータに適合した実装技
術を提供することにある。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。

本発明では、従来、裏面に設けていた配線の大部分を
ファインプロセスを活用して表面に移し、また、従来の
内層に設けていたVssプレートを裏面に移す。そして、
これにより、Vssプレート付の両面プリント基板を構成
する。

このように、裏面に設けていた配線の大部分を表面に
移したので従来のごとき表面配線と裏面配線の導通をと
るためのスルーホールの形成を大幅に減らすことがで
き、更に内層にVssプレートを敷設するのでないので、
従来のごとく、複数の樹脂板の上にVssプレートのパタ
ーンを形成し、積層する必要がなくなり、基板は一枚の
樹脂板により構成することもでき、生産コストが安く、
板厚管理が容易で、スルーホールを大幅に減らすことが
でき、信頼性が向上し、製法が簡略化され、生産歩留が
向上し、裏面のVssプレートによりシールド効果が奏さ
れるなど、優れた特長を有するVssプレート付の両面プ
リント基板を得ることに成功した。

〔作用〕

メモリ・モジュールを構成する基板の信頼性を上げる
ために、従来、多層の配線基板を用いていたものを、Vc
c,Vssプレートを裏面に集積し、他の配線を基板の上面
に集積することによって、スルーホールの数を大幅に低
減した面実装型メモリ・モジュール・ボードである。

〔発明の実施例〕

（１）実施例・１次に、本発明を、図面に示す実施例に基づいて説明す
る。

第１図は本発明の実施例を示す要部断面図、第２図は
同要部平面図を模式的に示す。

これら図に示すように、基板１の表面に表面配線２を
形成し、当該基板１の裏面にVssプレート３を付設す
る。

基板１は、例えば樹脂基板により構成され、その用い
られる基材と結合材との組み合せによって各種のものを
構成でき、基材としては、ガラス繊維，紙，合成繊維な
どが例示され、また、結合材としては、エポキシ樹脂，
フェノール樹脂，ポリイミド樹脂などが例示される。樹
脂基板としては、ガラス繊維を基材とするエポキシ樹脂
基板（ガラスエポキシ基板）が好ましい。

基板１の表面配線２の形成は、ファインプロセスを活
用して、従来裏面に設けられていた配線の大部分を表面
に移す形で微細配線を施す。

基板１のその表面への表面配線２の形成は、例えば、
ガラス繊維を布状に編んだものにエポキシ樹脂を含浸せ
しめた後乾燥し、これらを所要厚さになる枚数（例えば
15〜16枚）積ね合せ、表面に銅箔をも同時に積ね合せた
後に加熱圧着してなるガラスエポキシ銅張積層板に、エ
ッチング技術やホトレジスト技術を駆使して導体配線パ
ターン２を形成することにより行われる。

Vssプレート３の形成も、前記において、銅箔を反対
側の面にも積ね合せ、同様に、エッチング技術やホトレ
ジスト技術により必要に応じてパターニングを行ってVs
sプレート３とする。

第１図に示すように、基板１の片面にほとんどの導体
配線パターン２が形成されているので、従来のごとき表
裏面の導体配線パターンを導通するスルーホール導体を
必要としないが、必要に応じてスルーホール導体を形成
してもよい。また、第１図に示すように、基板１内部
（内層）にはVssプレートはなく、基板１の裏面にVssプ
レート３が設けられている。

当該基板１の表面の導体配線パターン２上には、半導
体部品４や抵抗やコンデンサー５などの個別部品が搭載
できる。

従来の裏面側導体配線が、当該個別部品4,5の下部に
位置するようにすると、例えば当該微細配線パターン
２′が個別部品４により保護される。

なお第２図にて６は基板における端子部である。

本発明によれば、Vssプレートを有するプリント基板
において、従来は多層基板を用い、その内層にVssプレ
ートを設けていたのに対し、基板１を両面板とし、従来
裏面に設けていた配線のほとんどをファインプロセスに
より表面に移し、基板１の表面に大部分の導体配線パタ
ーン２を有するようにし、そのためにスペースのあいた
裏面にVssプレートを設けるようにした。

そのため、従来のごとく、薄い樹脂膜上にVssプレー
トを形成したものを複数枚積層し、かつ、表裏面配線を
導通するスルーホールをあけ、該スルーホール内部に導
体をつけVssプレート入りの多層基板を形成するのでは
ないので、材料面および製法面ともに簡略化，簡素化さ
れ、基板単価を低下させ、板厚管理も容易となり生産歩
留が向上し、プレス加工が容易になり生産コストが低減
し、かつ、スルーホールを大幅に減らすことができるの
で断線ポテンシャルが低減し、Vssプレート３が裏面に
あるので、基板１の裏面配線にキズがつき問題となるこ
とを回避できるとともに、当該プレート３によりシール
ド効果を奏することができた。

以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、前記実施例ではプリント基板について例示し
たが、セラミック基板などにも適用できる。

本発明の基板は、メモリモジュール用プリント基板や
電算機用ボードやその他面付実装用プリント基板などと
して好適に使用できる。

（２）実施例・２次に、本発明の第２の実施例のメモリモジュールを説
明する。

第３図に、プリント基板の上面（主に面実装デバイス
ｓがマウントされる面）の銅配線パターンを示す。同図
において、中央を横方向に走る一対の配線の帯ｓは、そ
れぞれ電源配線Vcc,Vssである。この一対の電源配線の
上下に縦に５個づつ規則的に並ぶ、ほぼ長方形の部分が
メモリIC等のレジン封止ICのリードが半田付けされるフ
ットプリント部分である。これらのフットプリント間を
横方向に走る細い配線は入力信号ラインすなわち、アド
レス・ラインA₀〜A₉及び▲▼，▲▼，▲
▼等のコントロール・シグナルに対応している。上記
信号ライン上の丸パターンは、スルーホールを示す。下
端に一列に並んだパターンは、エッヂ・コネクタで接続
するためのパッドｓ部である。

ここで、アドレスline等の細線の幅は、約0.2mm、IC
等のマウント用の長方形パッド（フットプリント）は、
タテ0.6mmでヨコ1.81mm,基板のサイズはタテ20.30mmヨ
コ88.90mmである。

図４は、上面との対応がつきやすいように、上面側か
ら下面の銅配線パターンを透視したものである。広い面
積を有する中央部の連続パターンはVssプレートで、こ
れらは、複数のスルーホールによって直接上面のVss配
線と連結されている。これらの間に島状にうかぶ長細い
パターンは、Vcc配線に対応し、これらの島は、上と同
様に複数のスルーホールを介して、上面のVcc配線と連
結されている。それらの間をほぼ縦方向に走る細線は、
丸パターンで示すスルーホールを介して上面配線とパッ
ド間をつないでいる。同図及び第３図において、DQ₀〜D
Q₇はデータの入出力端子である。

第５図は、第３図で示すプリント基板にSOJ（Small O
utline J−bend package）タイプのレジン封止パッケー
ジに封込されたメモリICsをハンダ付け実装した状態を
示す。

同図において、ガラスエポキシ基板１の中央部の１対
のVcc,Vss配線帯間に面実装コンデンサ５がハンダ付け
実装されており、その上からSOJタイプのメモリデバイ
スの各リードが第３図のフットプリントｓに対応するよ
うに半田付け実装されている。

第６図は、上記のSOJタイプのメモリデバイス（たと
えば、1MビットDRAM）をピン配置を示す。

第７図は、メオリモジュールの具体的回路図である。
同図において、M0〜M31は、各々第６図に示されたエポ
キシ系レジンによりトランスファーモールドされたSOJ
タイプ・メモリICを示す。DR1及びDR2は、A0〜A9のアド
レス信号及びRAS,CAS,WE等のタイミング信号及び制御信
号を波形整形するためのドライバICである。本実施例の
場合、ドライバICは、外付けとなりマザーボード上に実
装されている。本実施例のメモリ・モジュールは、破線
で示すMMの部分である。D0〜D31は、データの入出力端
子である。

第８図は、マザーボード７への本実施例のメモリ・モ
ジュール１のエッジ・コネクタ８による実装状態を示
す。同図において４は、第６図に示すメモリICである。
各メモリ・モジュール・ボード１は、第７図のMMで示す
単位、例えばM8−7M15で示すメモリICを含む回路に対応
している。マザーボード７上には、これらのメモリ・ボ
ードのための上記のドライバICおよびマイクロコンピュ
ータの一部としてのコントロール用IC及びCPU（Central
Processing Unit）又はALU（Arithmetic and Logic Un
it）等のICが実装されている。ここにおいて、上記メモ
リモジュールは、CPU等に対して、データレジスタ、プ
ログラムレジスタ、バッファレジスタ（Data register,
Program register,Buffer register）として作用する。

なお、挿入型のマザーボードにメモリモジュールを実
装する方法としては、第９図に示すように、メモリIC4
を実装したメモリ・モジュール・ボード１の接続端子側
に接続ピン９をハンダ付けして、それを介してマザーボ
ードに挿入実装することもできる。この方法について
は、特願昭61−35172号及び61−35173号に記載されてい
るので、これを援用して記述の一部となす。

次に、上記のメモリ・モジュール・ボードに実装する
レジン封止メモリICについて説明する。第23図は第５図
の４のIC上面図に対応するSOJタイプ1MビットDRAMの破
断面を含む斜視図である。同図において、19はエポキシ
レジン（Epoxy resin）によって、金型内においてトラ
ンスファーモールドされたレジン封止体である。17は、
封止体から突出した銅リードであり、外部リード部に
は、ハンダがメッキされている。20は、インナーリード
上のボンディング部に形成された銀スポットメッキ（si
lver spot plating）である。22は、1MビットDRAMが集
積されたICメモリチップでSi単結晶よりなる。21は、チ
ップ22をリード17と同じ材料でできたチップ取付部すな
わちタブ領域に固着するための銀ペーストすなわち導電
性接着材である。23は、チップ上のAlボンディングパッ
ドとインナーリードのスポットメッキ（spot plating）
部を接続するためのAuワイヤ（30μｍφ）である。

同様に、SOJタイプにかえて、第24図に示すような、P
LCC（Plastic Leaded Cpip Carrier）を実装することも
できる。同図において、17,19〜23は、第23図と同一の
部材を示す。

第10〜第19図は、メモリモジュールに使用する配線基
板の製造プロセスを示す。

ここでは、本発明の特に第２の実施例に対応して説明
するが、他の実施例については、以下のプロセスをほと
んどそのまま適用することができるので、それらの他の
実施例に対する製造プロセスの説明については、以下の
製造プロセスの説明をもってこれにかえるものとする。

まず、第10図に示す如く、約1.27mm厚のガラスエポキ
シ板１の両面に約18μｍ厚の銅フィルム（film）10を接
着材を用いて加熱張合せして両面銅張絶縁板を用意す
る。このガラスエポキシ基板等の配線基板材等について
は、特開昭58−134450号に記載されており、これを援用
して記述の一部となす。

次に、ドリルによって直径0.4mm程度のスルーホール1
1を第11図に示すように形成する。全面に触媒付与処理
した後、このスルーホール及び上下両表面に第12図に示
すように18μｍ程度の銅メッキ層12を形成する。

更に、第14図に示す如く基板の両面に感光性ポジ型フ
ォトレジストマイラーフィルム13を接着し、公知の方法
により両面の感光，現像を行い、このフォトレジスト膜
をマスクとして第15図に示すように、下地の銅フィルム
（film）のエッチングを行う。塩化銅などによりエッチ
ング完了後、第16図の如く、上記レジストを除去する。

次に、第３図のフットプリント部及びVcc,Vssストリ
ップのコンデンサ実装部以外の耐半田レジスト（ソルダ
ーレジスト）フィルム（film）でカバーするために公知
のエポキシ系ネガ型感光性ソルダーレジスト14を第３図
と第４図で示す各面の全面に５μｍ程度の厚さで塗布す
る。実際には、第17図に示すようにスルーホール部に
は、完全にレジストがコートできないので、ホールの周
辺にまわりこむかたちとなる。この状態で、上面及び下
面を公知のフォトリソグラフィー技術によって、フット
プリント部等の不要部分をエッチング除去して第18図の
ようにする。

更に、露出したフットプリント部及びエッヂコネクタ
用のパッド部の銅配線パターン表面がairにより酸化さ
れないように、配線基板全体を半田融液中にディップし
て銅の露品部に半田を付着させ、さめない内にエアブロ
ーすることにより不要な半田を吹きとばして第19図のよ
うにフットプリント等の上に0.5〜40μｍ程度の厚さの
半田コート15を形成する。このようにすることにより、
配線基板をメモリICの実装前に長時間放置しても、銅表
面が外気にさらされている部分がないので、銅表面が酸
化されることで、半田ののりが悪化することがない。

次に、メモリICの実装プロセスを説明する。すなわ
ち、第20図に示す如く、ハンダと半田フラックスの混合
物からなるハンダ・クリーム層16を、フットプリント部
にスクリーン印刷（シルクスクリーン印刷）により形成
する。このクリーム状半田の上にコンデンサ５の端子部
がのるように、８個のチップコンデンサ５を基板の上面
のVcc,Vssストップス上のフットプリント上に載置す
る。つづいて、同様に８個のメモリICをそれらのリード
が対応するフットプリント上にくるように第21図の如く
載置する。この状態で基板全体を第28図に示す熱処理す
なわち、公知のベーパーフェーズリフロー法によりリー
ドとフットプリント部との半田接続を第22図の如く行わ
せる。

すなわち、第３図に示すように、メモリ封止体４の半
田付用パッドの間をとおして、A₀〜A₉のアドレス・ライ
ン及び▲▼，▲▼，▲▼等の制御又は
タイミング信号ライン（line）の銅細線群を長手方向に
縦断させることにより、多層配線を用いることなく、高
密度の実装を可能としている。一方、基板を横断するア
ドレスの引き出し、すなわち、外部接続用パッド間との
接線は、裏面の配線へスルホールを介して行われてい
る。又、この横断配線の数を増加させないように、外部
出力用パッド近傍にピンアウト（pinout）を有するデー
タ入出力端子は、できるだけ表面上において外部接続パ
ッドと連絡するように工夫している。

（３）実施例・３実施例・２のメモリボードの考え方は、より大規模の
メモリボード・システムにも適用できる。第25図は、第
３図に対応するガラス・エポキシ・プリント基板の上面
銅配線のレイアウトを示す平面図である。第26図は、同
様に第４図に対応する配線基板の下面の配線パターンを
示す平面図である。第27図は、上記第25図に示す配線基
板上面にSOJタイプの1M・DRAM−ICを実装した状態を示
す上面図である。

これらの図の表現は対応する第３〜第５図と全く同じ
なので、同一部分については、説明を省略する。基板の
製造プロセス及びメモリICの実装プロセスは、第10図〜
第22図及び第28図に示すものと全く同様なので、ここで
は説明を省略する。

更に、第７図は全体として本実施例に対応する回路図
である。ここにおいて、MMでしめす単位が第27図の縦一
列の８個のメモリICに対応している。これらの第25図〜
第27図において、６はエッヂコネクタ用の端子部、１は
ガラス・エポキシ基板、４は1MビットDRAM−IC、５は電
源ノイズ対策として設けられたコンデンサ、24及び25
は、トライバICである。

第26図において、Vcc及びVssプレートに設けられた白
ぬきの正方形パターンは、一体の銅プレートに開口され
た銅フィルム（film）の除去部である。このように、裏
面の銅プレート部に多数の正方形開口を設けることによ
って、両面の銅張面積のバランスをとることによって、
基板のベンド（bend）を最少限におさえることができ
る。

このような、ベンド（bend）防止用のVcc−Vssプレー
ト（plates）の開口の設置は、この実施例のような大型
のボードのみならず、他の実施例のボードやモジュール
にも、そのまま適用できる。また、この開口部の形状は
正方形に限定されず、スリットや長方形、円その他であ
ってもよい。すなわち、Vcc,Vssプレート（plate）とし
て、比較的多量の電流を流すことができるようなその機
能を実質的に妨害しないものであればよい。

〔発明の効果〕

本願において開示された発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。

メモリ・モジュールを構成する基板を、従来、多層の
配線基板を用いていたものを、Vcc,Vssプレートを裏面
に集積し、他の配線を基板の上面に集積することによっ
て、スルーホールの数を大幅に低減した面実装型メモリ
・モジュール・ボードとすることによって、信頼性の高
いメモリボードを容易に提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す要部断面図、第２図は本発明の第１の実施例を示す要部平面図、第３図は、本発明の第２の実施例を示すメモリ・モジュ
ールに使用するプリント配線基板の上面（面実装部品の
主要取付面）のみの配線パターンを示す平面図、第４図は、第３図の配線基板の下面配線パターンのみを
上面側から透視した平面図、第５図は、第３図に示す配線基板の上面にメモリICを実
装した様子を示す上面実装図、第６図は、上記第５図のメモリICのpinouts図、第７図は、上記本発明の第２の実施例のメモリ・モジュ
ールの回路図、第８図は、上記本発明の第２の実施例のメモリ・モジュ
ール・ボードをエッヂ・コネクタによりマザーボードに
接続するやり方を示す斜視図、第９図は、接続ピンを取付けた場合を示す斜視図、第10図〜第19図は、第３図及び第４図に示すプリント基
板の製造プロセスを示す断面図、第20図〜第22図はメモリ・ICの上記第10図〜第19図に示
すプロセスによって製造された基板への実装プロセスを
示す断面図、第23図は、本発明のメモリ・モジュールに使用するレジ
ン封止メモリICの斜視破断図、第24図は、本発明のメモリ・モジュールに使用する他の
タイプのレジン封止ICの斜視破断図、第25図は、本発明の第３の実施例のメモリボードの配線
基板上面の配線パターンを示す平面図、第26図は、第25図に対応する下面の配線パターンを示す
平面透視図、第27図は、第25図及び26図に対応する上面実装図、第28図は、ベーパーフェイズ・リフロー・プロセスの温
度プロファイルである。１……基板、２……表面配線（導体配線パターン）、
２′……表面配線（導体配線パターン）、３……Vssプ
レート（電源プレート）、４……半導体部品、５……コ
ンデンサー、６……端子部、７……マザーボード、８…
…ソケット、９……接続リード、10……Cuメッキ層（下
地）、11……スルーホール、12……Cuメッキ層（上
層）、13……フィルム・レジスト、14……感光性レジス
ト、15……半田コート、16……半田クリーム、17……リ
ード、18……半田、19……レジン封止体、20……Agメッ
キ、21……Agペースト、22……チップ、23……Auワイ
ヤ、24,25……トライバICである。

Claims

(57)【特許請求の範囲】

【請求項１】以下の構成よりなるメモリICの実装体：（ａ）ほぼ長方形の絶縁基板と（ｂ）上記基板の第１の主面に半田により面実装され
た少なくとも８個の封止体とここで、上記メモリICのおのおのは、上面がほぼ長方形
の箱型の封止体であり、その一対の長側面から複数のリ
ードが突出し、それらを介して上記基板にハンダ付けさ
れている。更に、上記複数の封止体は、相互にその長側面が近接す
るように、かつ、上記基板のほぼ全表面を覆うように１
列に配列されている、（ｃ）上記基板の第１の主面に設けられた上記封止体
ｓを実装するための多数の半田付用銅パッドと（ｄ）上記基板の第１の主面に設けられた多数のアド
レス・ラインを構成する第１の銅細線群と、上記第１の細線群は、上記多数の半田付パッドの間をと
おって上記基板の長手方向に同基板を縦断するように配
置されている、（ｅ）上記基板の第２の主面に設けられたVccプレー
ト用銅アイランド状パターンとVss用銅アイランド状パ
ターンとこの両パターンは、上記第２の主面のほぼ全面を覆うよ
うに配置されている。（ｆ）上記基板の第１の長辺側端部の少なくとも第２
の主面に設けられた外部接続用の多数のパッドと（ｇ）上記基板の第２の主面に設けられたデータ入出
力ラインを構成する第２の銅細線群とこの第２の細線群は、上記Vcc及びVssパターンの間をと
おって、上記基板の短辺方向に上記第２の主面を横断し
て、複数の上記外部接続用パッドと接続されている。
【請求項２】上記請求項１記載の実装体において、上記
基板の第１及び第２の主面間には、他の配線層がない。
【請求項３】上記請求項１記載の実装体は、更に以下の
構成よりなる：（ｈ）上記基板の半田付用パッド、外部接続用パッド
及びスルーホール以外の第１主面のほぼ全面をカバーす
るように形成されたソルダーレジストフイルム。
【請求項４】上記請求項３記載の実装体は、更に以下の
構成よりなる：（ｉ）すくなくとも上記半田付用パッド上に形成され
た銅パッド酸化防止半田コート層と。
【請求項５】上記請求項１記載の実装体において、上記
第２の主面のVcc又はVssプレートは、その全面に多数の
開口部を有する。
【請求項６】その上に多数のメモリIC封止体を面実装し
たプリント基板において、このプリント基板の一方の主
面には、そのほぼ全体を覆うVcc及び又はVssプレートが
形成され、他方の主面には、その他の配線が形成され、
上記第１と第２の主面間の他の配線層が実質的にないこ
とを特徴とする。
【請求項７】上記請求項６記載の実装体は、更に以下の
構成よりなる：上記基板の半田付用パッド、外部接続用パッド及びスル
ーホール以外の第１主面のほぼ全面をカバーするように
形成されたソルダーレジストフィルム。
【請求項８】上記請求項７記載の実装体は、更に以下の
構成よりなる：すくなくとも上記半田付用パッド上に形成された銅パッ
ド酸化防止半田コート層と。
【請求項９】上記請求項６記載の実装体において、上記
第２の主面のVcc又はVssプレートは、その全面に多数の
開口部を有する。