JPH0322588A - ピンレスグリッドアレイ型多層混成集積回路 - Google Patents

ピンレスグリッドアレイ型多層混成集積回路

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JPH0322588A
JPH0322588A JP1157270A JP15727089A JPH0322588A JP H0322588 A JPH0322588 A JP H0322588A JP 1157270 A JP1157270 A JP 1157270A JP 15727089 A JP15727089 A JP 15727089A JP H0322588 A JPH0322588 A JP H0322588A
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜・厚膜回路が混在した）層混成集積回路
に関し、更に詳しくは、ピンレスグリットアレイパッド
を有する薄膜・厚膜回路が混在した多層混成集積回路に
関するものである。
［従来の技術コ ＯＡ機器、通信機器、民生機器、更には工業用機器等の
電子機器の多機能化、複合化、高性能化が促進され、こ
れにしたがってハイブリットＩＣが大規模化、システム
化され、ＬＳＩやＶＬＳＩ等のチップ部品が作られるよ
うになった。
このようなチップ部品としては、従来では、例えば第６
図（ａ）、（ｂ）に示されるようなＶＬＳｌチップ２を
搭載した、ビン５が１００ピン以上を有するビングリッ
トアレイパッケージ１かしばしば用いられる。
方このようなピングリットアレイパッケーシ１をマザー
ボート（一般にはプリントワイヤーリングホートあるい
はプリント基板と呼ばれる。）に実装する際、マザーボ
ードには配線が施されると共にスルーホールをそのピン
の数だけあけ、ハンダを用いて接続することが行われれ
ている。
（図示せず） ［発明が解決しようとする問題点］ しかしながら、前述のようにマザーボードにスルーホー
ルをあけると、スルーホールはマザーボードの裏面まで
貫通してあけられるので、そのスルーホールのある場所
には、他の部品を配置することができず、それ故スルー
ホールをあけた部分を避けて配線をしなければならない
という問題があり、高密度化、高集積化の障害になって
いる。
また多層基板は、厚膜技術を基本として回路パターンを
形成しており、したがってデザインルールが１００〜２
００μ前後であるため、高密度化ができない。即ち従来
技術であるリードとしてピングリットアレイ型のもので
は、ピン間隔を狭くすることができないばかりか、たと
えピン間隔を狭くすることができたとしてもデザインル
ール１０μ前後で多層配線を行おうとすると、通常の厚
膜技術では不可能に近く薄膜技術の応用による高密度化
が要求される。
そこで本発明者は、前記の問題点であるマザーボードへ
の高密度化、高集積化を行い、両面実装を可能にすべく
、種々研究を重ねた結果、パッケージをビンレスグリッ
ドアレイ型にすることにより前記問題点が解決されるこ
とを見出し、本発明はこの知見に基づいてなされたもの
である。
したがって、本発明の目的は、マザーボードへの両面実
装ができ、高密度化、高集積化、更には小型化が可能の
ピンレスグリッドアレイパッドを有する薄膜・厚膜回路
が混在した多層混成集積回路部品を提供することにある
。
［問題点を解決するための手段］ 本発明の前記目的は、 １）基材表面上に電子部品が配置されており、しかも全
体がパッケージ化された基材と前記基材裏面にピンレス
グリッドアレイパッドを有することを特徴とする薄膜・
厚膜回路が混在した多層混成集積回路。
２）前記第１項記載の基材が厚膜多層基板であることを
特徴とする薄膜・厚膜回路が混在した多層混成集積回路
。
３）前記第１項記載の基材がレイヤーパッケージである
ことを特徴とする薄膜・厚膜回路が混在した多層混成集
積回路。
４）前記第１項又は第２項記載のピンレスグリッドアレ
イパッドにハンダダンプを有することを特徴とする薄膜
・厚膜回路が混在した多層混成集積回路によって達成さ
れた。
次に本発明の実施例を図面を参考にして更に具体的に説
明するが、これはその一例であって本発明はこれらに限
定されるものではない。
本発明に用いられる基材には、基板またはレイヤーパッ
ケージ等が用いられる。
またパッケージ化するとは基材上に電子部品を配置した
後、樹脂でモールドするか、またはレイヤーパッケージ
に電子部品を実装した後、リッドで封止することを含む
意味に用いている。
第１図は、基材としての厚膜多層基板上に、ＶＬＳＩチ
ップを薄膜多層基板に実装したアセンブリやその他のＩ
Ｃペアチップ等を共に実装し、樹脂モールドしたピンレ
スグリッドアレイ型薄膜・厚膜混在多層混成集積回路を
示す断面図である。
この集積回路は、アルミナ基板１２１〜１２４にスルー
ホール８をあけ、導体印刷を施した後、重畳接続技術を
用いて積層して厚膜多層基板１２を作製し、この上に薄
膜回路技術を用いて薄膜多層基板１３を作製すると共に
ＶＬＳＩ等のチップ部品２をワイヤーボンデングしたハ
イブリッド部品、および他のチップ部品２１を搭載して
薄膜・厚膜回路の混在した多層混成集積回路を形成する
。更にエボキシ樹脂により１次モールド７１、７２した
後、更に全体を２次モールド了されている。この厚膜多
層基板１２の裏面には、ピンレスグリッドバッド６が設
けられている。
前記薄膜多層基板１３及び厚膜多層基板１２には、配線
の他、抵抗、コンデンサー、場合によってはダイオード
やトランジスタ等の素子も形威することかできる。前記
の基材としては厚膜多層基板の他、薄膜単層基板又は薄
膜多層基板を用いることができる。また前記薄膜多層基
板１３にかえて厚膜多層基板又は薄膜単層基板を用いる
こともできる。
第２図は、本発明の他の実施態様であり、基材として、
薄膜多層回路を施したレイヤーパッケージ２を用い、こ
れに薄膜・厚膜回路の混在した多層混成集積回路を実装
したもので、実装後リッド４で封止されている。更にこ
のパッケージの底面にはピンレスグリッドパッド６を有
する。
第１図及び第２図に示されるビンレスグリットバッド６
は、１インチ×１インチの厚膜多層基板１２裏面に１０
０個の２．５４ｍｍピッチで形成されている。
第５図は、ピンレスグリッドパッド６及びハンダバンプ
１０の製造方法を順次断面図で示したものであり、（１
）は多層基板の裏面に形成されたスルーホール８に導体
パターンを形成し、（２）このスルーホール８に誘電体
５を形成する。
（３）ついでこの誘電体５の穴を導体６１で充填した後
、（４）パッドの最上層の導体を形成する。このように
してビンレスグリッドパッド部６を形成した後、このパ
ッド部６にハンダペーストを用いてハンダバンプ１０を
形威した。
第３図は、第５図に示されるようにして製造されたピン
レスグリッドパッド部６を拡大して示したものであり、
導体部と誘電体部５とからなる。
このパッド郎６は、第４図（ａ）に示されるように、マ
ザーボードの導体部９に印刷されたペーストハンダ１０
’をリフローすることにより接続されて、前記多層混威
集積回路部品が実装されてもよいし、第４図（ｂ）に示
されるように、薄膜・厚膜回路の混在した多層混成集積
回路のパッド６にハンダバンブ１０を形成しておき、同
様にリフローすることにより接続されて、実装されても
よい。
［発明の作用及び効果］ 本発明は、薄膜・厚膜回路が混在した多層混成集積回路
部品のリードをピンレスグリットアレイバットとするこ
とによりマザーボードにスルーホールをあける必要がな
く、したがってマザーボードの裏面へ導体パターンを設
けることができ、更にはマザーボート自体を小型化でき
、全体として装置機器等の匡体も小型かすることができ
る。またパッド化することによりデザインルール１０μ
前後で薄膜技術を用いて多層配線を行うことができる。
以上のことからマザーボードへの両面実装ができ、高密
度化、高集積化が可能である薄膜・厚膜回路が混在した
多層混成集積回路部品が得られる。
【図面の簡単な説明】
第１図は、本発明の多層混威集積回路を示す。 第２図は、本発明の多層混成集積回路の他の実施態様を
示す。また第３図は、本発明に用いられるピンレスグリ
ッドアレイパットの拡大図を示す。 第４図は、本発明の多層混成集積回路のマザボードへの
実装方法の態様を示す断面図である。 第５図は、本発明に用いられるビンレスグリットアレイ
バットの製造方法を順次断面図で示したものてある。 第６図（ａ）は、従来のピングリッドアレイパッケージ
を示す正面図である。 第６図（ｂ）は、第６図（ａ）のイ、ロの点線部分を切
断したときのピングリッドアレイパッケーシを示す断面
図てある。 符合の説明 １・・・基材 １２１〜１２４・・・基板 ２・・・チップ部品 ３・・・ワイヤー、　　　４・・・リッド５・・・誘電
体、　　　６・・・バット部６１、９・・・導体 ７、７１、７２・・・樹脂モールト ８・・・スルーホール １０・・・ハンダバンプ １０′　・・・ハンダペースト

Claims (1)

  1. 【特許請求の範囲】 １）基材表面上に電子部品が配置されており、しかも全
    体がパッケージ化された基材と前記基材裏面にピンレス
    グリッドアレイパッドを有することを特徴とする薄膜・
    厚膜回路が混在した多層混成集積回路。 ２）請求項１記載の基材が厚膜多層基板であることを特
    徴とする薄膜・厚膜回路が混在した多層混成集積回路。 ３）請求項１記載の基材がレイヤーパッケージであるこ
    とを特徴とする薄膜・厚膜回路が混在した多層混成集積
    回路。 ４）請求項１又は請求項２記載のピンレスグリッドアレ
    イパッドにハンダダンプを有することを特徴とする薄膜
    ・厚膜回路が混在した多層混成集積回路。
JP1157270A 1989-06-20 1989-06-20 厚膜技術により形成されたピンレスグリッドアレイ電極構造 Expired - Lifetime JPH0821648B2 (ja)

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