JPH0821648B2 - 厚膜技術により形成されたピンレスグリッドアレイ電極構造 - Google Patents
厚膜技術により形成されたピンレスグリッドアレイ電極構造Info
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- JPH0821648B2 JPH0821648B2 JP1157270A JP15727089A JPH0821648B2 JP H0821648 B2 JPH0821648 B2 JP H0821648B2 JP 1157270 A JP1157270 A JP 1157270A JP 15727089 A JP15727089 A JP 15727089A JP H0821648 B2 JPH0821648 B2 JP H0821648B2
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜回路基板及び厚膜回路基板が混在した
多層混成集積回路で構成されたパッケージ化された基材
に設けられるピンレスグリッドアレイに関し、更に詳し
くは、該パッケージ化された基材に設けられ、電極間で
ショートすることのないピンレスグリッドアレイ構造に
関するものである。
多層混成集積回路で構成されたパッケージ化された基材
に設けられるピンレスグリッドアレイに関し、更に詳し
くは、該パッケージ化された基材に設けられ、電極間で
ショートすることのないピンレスグリッドアレイ構造に
関するものである。
OA機器、通信機器、民生機器、更には工業用機器等の
電子機器の多機能化、複合化、高性能化が促進され、こ
れにしたがってハイブリッドICが大規模化、システム化
され、LSIやVLSI等のチップ部品が作られるようになっ
た。
電子機器の多機能化、複合化、高性能化が促進され、こ
れにしたがってハイブリッドICが大規模化、システム化
され、LSIやVLSI等のチップ部品が作られるようになっ
た。
このようなチップ部品としては、従来では、例えば第
６図（ａ）、（ｂ）に示されるようなVLSIチップ２を搭
載した、ピン５が100ピン以上を有するピングリッドア
レイパッケージ１がしばしば用いられる。
６図（ａ）、（ｂ）に示されるようなVLSIチップ２を搭
載した、ピン５が100ピン以上を有するピングリッドア
レイパッケージ１がしばしば用いられる。
一方このようなピングリッドアレイパッケージ１をマ
ザーボード（一般にはプリントワイヤーリングボードあ
るいはプリント基板と呼ばれる。）に実装する際、マザ
ーボードには配線が施されると共にスルーホールをその
ピンの数だけあけ、ハンダを用いて接続することが行わ
れている（図示せず）。
ザーボード（一般にはプリントワイヤーリングボードあ
るいはプリント基板と呼ばれる。）に実装する際、マザ
ーボードには配線が施されると共にスルーホールをその
ピンの数だけあけ、ハンダを用いて接続することが行わ
れている（図示せず）。
しかしながら、前述のようにマザーボードにスルーホ
ールをあけると、スルーホールはマザーボードの裏面ま
で貫通してあけられるので、そのスルーホールのある場
所には、他の部品を配置することができず、それ故スル
ーホールをあけた部分を避けて配線をしなければならな
いという問題があり、高密度化、高集積化の障害になっ
ている。また多層基板は、厚膜技術を基本として回路パ
ターンを形成しており、したがってデザインルールが10
0〜200μ前後であるため、高密度化ができない。即ち従
来技術であるリードとしてピングリッドアレイ型のもの
では、ピン間隔を狭くすることができないばかりか、た
とえピン間隔を狭くすることができたとしてもデザイン
ルール10μ前後で多層配線を行おうとすると、通常の厚
膜技術では不可能に近く薄膜技術の応用による高密度化
が要求される。
ールをあけると、スルーホールはマザーボードの裏面ま
で貫通してあけられるので、そのスルーホールのある場
所には、他の部品を配置することができず、それ故スル
ーホールをあけた部分を避けて配線をしなければならな
いという問題があり、高密度化、高集積化の障害になっ
ている。また多層基板は、厚膜技術を基本として回路パ
ターンを形成しており、したがってデザインルールが10
0〜200μ前後であるため、高密度化ができない。即ち従
来技術であるリードとしてピングリッドアレイ型のもの
では、ピン間隔を狭くすることができないばかりか、た
とえピン間隔を狭くすることができたとしてもデザイン
ルール10μ前後で多層配線を行おうとすると、通常の厚
膜技術では不可能に近く薄膜技術の応用による高密度化
が要求される。
そこで本発明者は、前記の問題であるマザーボードへ
の高密度化、高集積化を行い、両面実装を可能にすべ
く、種々研究を重ねた結果、パッケージをピンレスグリ
ッドアレイ型にすると共にこの電極として、電極は周囲
が誘電体からなり、更にこの先端表面より小さい寸法の
電極導体と該電極導体より小さい寸法のハンダバンプを
有する構造とすることにより電極間でショートすること
なくマザーボードの高密度化、高集積化が成し得ること
を見出し、本発明はこの知見に基づいてなされたもので
ある。
の高密度化、高集積化を行い、両面実装を可能にすべ
く、種々研究を重ねた結果、パッケージをピンレスグリ
ッドアレイ型にすると共にこの電極として、電極は周囲
が誘電体からなり、更にこの先端表面より小さい寸法の
電極導体と該電極導体より小さい寸法のハンダバンプを
有する構造とすることにより電極間でショートすること
なくマザーボードの高密度化、高集積化が成し得ること
を見出し、本発明はこの知見に基づいてなされたもので
ある。
したがって、本発明の目的は、マザーボードへの両面
実装ができ、高密度化、高集積化、更には小型化が可能
のパッケージ化された基材に設けられるピンレスグリッ
ドアレイ構造を提供することにある。
実装ができ、高密度化、高集積化、更には小型化が可能
のパッケージ化された基材に設けられるピンレスグリッ
ドアレイ構造を提供することにある。
本発明の前記目的は、高密度実装された混成集積回路
板の底面に厚膜技術によって形成されたピンレスグリッ
ドアレイにおいて、該ピンレスグリッドアレイは、スル
ーホール電極に固着された凸部電極を有し、該電極は周
囲が誘電体からなり、更にこの先端表面より小さい寸法
の電極導体と該電極導体より小さい寸法のハンダバンプ
を有することを特徴とするピンレスグリッドアレイ構造
によって達成される。
板の底面に厚膜技術によって形成されたピンレスグリッ
ドアレイにおいて、該ピンレスグリッドアレイは、スル
ーホール電極に固着された凸部電極を有し、該電極は周
囲が誘電体からなり、更にこの先端表面より小さい寸法
の電極導体と該電極導体より小さい寸法のハンダバンプ
を有することを特徴とするピンレスグリッドアレイ構造
によって達成される。
次に本発明の実施例を図面を参考にして更に具体的に
説明するが、これはその一例であって本発明はこれらに
限定されるものではない。
説明するが、これはその一例であって本発明はこれらに
限定されるものではない。
本発明に用いられる基材には、基板またはレイヤーパ
ッケージ等が用いられる。
ッケージ等が用いられる。
またパッケージ化された基材とは、基板上に電子部品
を配置した後、樹脂でモールドするか、またはレイヤー
パッケージに電子部品を実装した後、リッドで封止する
ことを含む意味に用いている。
を配置した後、樹脂でモールドするか、またはレイヤー
パッケージに電子部品を実装した後、リッドで封止する
ことを含む意味に用いている。
また多層回路基板で構成されたパッケージ化された基
材において、該多層回路基板としては、厚膜多層基板で
あることも、薄膜回路基板であることもでき、更に薄膜
回路基板は単層薄膜回路基板であることも、多層薄膜回
路基板であることもできる。
材において、該多層回路基板としては、厚膜多層基板で
あることも、薄膜回路基板であることもでき、更に薄膜
回路基板は単層薄膜回路基板であることも、多層薄膜回
路基板であることもできる。
また薄膜回路基板又は厚膜回路基板のいづれか一方又
はそれらの両方からなる回路基板が搭載されているとい
う意味は、前記基材の内面に搭載される回路基板が、薄
膜回路基板が単独で搭載される場合、厚膜回路基板が単
独で搭載される場合、更に薄膜回路基板と厚膜回路基板
とが例えば厚膜回路基板上に薄膜回路基板が重層される
如く搭載される場合をいうのである。
はそれらの両方からなる回路基板が搭載されているとい
う意味は、前記基材の内面に搭載される回路基板が、薄
膜回路基板が単独で搭載される場合、厚膜回路基板が単
独で搭載される場合、更に薄膜回路基板と厚膜回路基板
とが例えば厚膜回路基板上に薄膜回路基板が重層される
如く搭載される場合をいうのである。
更に薄膜回路基板及び厚膜回路基板が混在したとは、
前記多層回路基板からなるパッケージ化された基材にお
ける多層回路基板とこのパッケージ化された基材に搭載
される回路基板において、これらのいづれかの基板の間
で厚膜回路基板と薄膜回路基板との組合せを有する構成
であればよい。例えば多層回路基板が厚膜回路基板で搭
載回路基板が薄膜回路基板である場合、多層回路基板が
厚膜回路基板で、搭載回路基板が薄膜回路基板と厚膜回
路基板である場合、多層回路基板が薄膜回路基板で搭載
回路基板が薄膜回路基板と厚膜回路基板である場合等で
ある。
前記多層回路基板からなるパッケージ化された基材にお
ける多層回路基板とこのパッケージ化された基材に搭載
される回路基板において、これらのいづれかの基板の間
で厚膜回路基板と薄膜回路基板との組合せを有する構成
であればよい。例えば多層回路基板が厚膜回路基板で搭
載回路基板が薄膜回路基板である場合、多層回路基板が
厚膜回路基板で、搭載回路基板が薄膜回路基板と厚膜回
路基板である場合、多層回路基板が薄膜回路基板で搭載
回路基板が薄膜回路基板と厚膜回路基板である場合等で
ある。
第１図はピンレスグリッドアレイ型のパッケージ化さ
れた基材を示す断面図である。
れた基材を示す断面図である。
第１図において前記ピンレスグリッドアレイ型のパッ
ケージ化された基材11は、アルミナ基板121〜124にスル
ーホール８をあけ、導体印刷を施した後、重畳接続技術
を用いて積層して厚膜多層基板12を作製し、この上に薄
膜回路技術を用いて薄膜多層基板13を作製すると共に該
薄膜多層基板13上にVLSI等のチップ部品２をワイヤーボ
ンデング３したハイブリッド部品、およびその他のチッ
プ部品21を搭載して薄膜回路基板が混在した厚膜多層基
板12を形成する。更にエポキシ樹脂により１次モールド
71、72した後、更に全体を２次モールド７されている。
このモールドされた厚膜多層基板12の裏面には、スルホ
ール電極62に誘電体５を有し、この上に該スルホール電
極62と導通したピンレスグリッドパッド又は電極導体６
が設けられている。最後にハンダバンプを設ける。
ケージ化された基材11は、アルミナ基板121〜124にスル
ーホール８をあけ、導体印刷を施した後、重畳接続技術
を用いて積層して厚膜多層基板12を作製し、この上に薄
膜回路技術を用いて薄膜多層基板13を作製すると共に該
薄膜多層基板13上にVLSI等のチップ部品２をワイヤーボ
ンデング３したハイブリッド部品、およびその他のチッ
プ部品21を搭載して薄膜回路基板が混在した厚膜多層基
板12を形成する。更にエポキシ樹脂により１次モールド
71、72した後、更に全体を２次モールド７されている。
このモールドされた厚膜多層基板12の裏面には、スルホ
ール電極62に誘電体５を有し、この上に該スルホール電
極62と導通したピンレスグリッドパッド又は電極導体６
が設けられている。最後にハンダバンプを設ける。
前記薄膜多層基板13及び厚膜多層基板12には、配線の
他、抵抗、コンデンサー、場合によってはダイオードや
トランジスタ等の素子も形成することができる。
他、抵抗、コンデンサー、場合によってはダイオードや
トランジスタ等の素子も形成することができる。
第２図は、本発明の他の実施態様であり、レイヤーパ
ッケージを用いた多層混成集積回路部品を示す断面図で
ある。
ッケージを用いた多層混成集積回路部品を示す断面図で
ある。
第２図において、パッケージ化された基材11として、
内部に薄膜多層回路を施したレイヤーパッケージ16を用
い、これに薄膜回路及びまたは厚膜回路の混在した多層
混成集積回路板17を実装したもので、実装後、レイヤー
パッケージ16は、リッド４で封止されている。更にこの
パッケージ16の裏面には、図１と同様のスルホール電極
に誘電体５を有し、この上にピンレスグリッドパッド又
は電極導体６が設けられているピンレスグリッドアレイ
構造を有する。
内部に薄膜多層回路を施したレイヤーパッケージ16を用
い、これに薄膜回路及びまたは厚膜回路の混在した多層
混成集積回路板17を実装したもので、実装後、レイヤー
パッケージ16は、リッド４で封止されている。更にこの
パッケージ16の裏面には、図１と同様のスルホール電極
に誘電体５を有し、この上にピンレスグリッドパッド又
は電極導体６が設けられているピンレスグリッドアレイ
構造を有する。
第１図及び第２図に示されるピンレスグリッドパッド
６は、１インチ×１インチの厚膜多層基板12裏面に100
個の2.54mmピッチで形成されている。
６は、１インチ×１インチの厚膜多層基板12裏面に100
個の2.54mmピッチで形成されている。
第５図は、ピンレスグリッドパッド６及びハンダバン
プ10の製造方法を順次断面図で示したものであり、
（１）は多層基板の裏面に形成されたスルーホール５に
導体パターン62を形成し、（２）このスルーホール８に
誘導体５を形成する。
プ10の製造方法を順次断面図で示したものであり、
（１）は多層基板の裏面に形成されたスルーホール５に
導体パターン62を形成し、（２）このスルーホール８に
誘導体５を形成する。
（３）ついでこの誘導体５の穴を導体61で充填した
後、（４）パッドとなる導体を形成する。このようにし
てピンレスグリッドパッド部６を形成した後、このパッ
ド部６にハンダペーストを用いてハンダバンプ10を形成
した。
後、（４）パッドとなる導体を形成する。このようにし
てピンレスグリッドパッド部６を形成した後、このパッ
ド部６にハンダペーストを用いてハンダバンプ10を形成
した。
第３図は、第５図に示されるようにして製造されたピ
ンレスグリッドパッド部６を拡大して示したものであ
り。導体部61と誘電体部５とからなり、これらによりポ
ケット又は段差51が形成され、実装に際しこのポケット
に余分なハンダが流れ込むことにより基板の電極間が近
接していてもショートすることがない。更にハンダの量
が多いときは、誘電体と基材底面からの高さでできる第
２のポケット（空隙）へ逃げることができる。実際に
は、ハンダの適用は、厚膜技術で印刷されるから、予め
ハンダの量をショートしない量に適性にコントロールす
ることができる。
ンレスグリッドパッド部６を拡大して示したものであ
り。導体部61と誘電体部５とからなり、これらによりポ
ケット又は段差51が形成され、実装に際しこのポケット
に余分なハンダが流れ込むことにより基板の電極間が近
接していてもショートすることがない。更にハンダの量
が多いときは、誘電体と基材底面からの高さでできる第
２のポケット（空隙）へ逃げることができる。実際に
は、ハンダの適用は、厚膜技術で印刷されるから、予め
ハンダの量をショートしない量に適性にコントロールす
ることができる。
このパッド部は、第４図（ａ）に示されるように、マ
ザーボード15の誘導体９に印刷されたペーストハンダ1
0′をリフローすることにより接続されて、前記多層混
成集積回路部品が実装されてもよいし、第４図（ｂ）に
示されるように、パッケージ化された基材の裏面にある
パッド６にハンダバンプ10を形成しておき、同様にリフ
ローすることにより接続されて、実装されてもよい。
ザーボード15の誘導体９に印刷されたペーストハンダ1
0′をリフローすることにより接続されて、前記多層混
成集積回路部品が実装されてもよいし、第４図（ｂ）に
示されるように、パッケージ化された基材の裏面にある
パッド６にハンダバンプ10を形成しておき、同様にリフ
ローすることにより接続されて、実装されてもよい。
本発明は、薄膜回路及びまたは厚膜回路が混在したパ
ッケージ化された基材にあるリードをピンレスグリッド
アレイ構造にすると共に該ピンレスグリッドアレイは、
スルーホール電極に固着された凸部電極を有し、該電極
は周囲が誘電体からなり、更にこの先端表面より小さい
寸法の電極導体と該電極導体より小さい寸法のハンダバ
ンプを有することによりマザーボードに実装する際、マ
ザーボードの電極間のショートを防止することができる
ので、マザーボード自体を小型化でき、全体として装置
機器等の匡体も小型化することができる。またパッド化
することによりデザインルール10μ前後で薄膜技術を用
いて多層配線を行うことができる。
ッケージ化された基材にあるリードをピンレスグリッド
アレイ構造にすると共に該ピンレスグリッドアレイは、
スルーホール電極に固着された凸部電極を有し、該電極
は周囲が誘電体からなり、更にこの先端表面より小さい
寸法の電極導体と該電極導体より小さい寸法のハンダバ
ンプを有することによりマザーボードに実装する際、マ
ザーボードの電極間のショートを防止することができる
ので、マザーボード自体を小型化でき、全体として装置
機器等の匡体も小型化することができる。またパッド化
することによりデザインルール10μ前後で薄膜技術を用
いて多層配線を行うことができる。
したがって、本発明では、マザーボードへの両面実装
ができ、高密度化、高集積化が可能である薄膜回路及び
または厚膜回路が混在したパッケージ化された基材をマ
ザーボードへ実装することができるばかりでなくマザー
ボードへの両面実装も可能である。
ができ、高密度化、高集積化が可能である薄膜回路及び
または厚膜回路が混在したパッケージ化された基材をマ
ザーボードへ実装することができるばかりでなくマザー
ボードへの両面実装も可能である。
第１図は、本発明のピンレスグリッドアレイを有するパ
ッケージ化された基材を示す断面図である。第２図は、
本発明のピンレスグリッドアレイを有するパッケージ化
された基材の他の実施態様を示す。また第３図は、本発
明に用いられるピンレスグリッドアレイパッドの拡大図
を示す。第４図は、本発明のピンレスグリッドアレイを
有するパッケージ化された基材のマザーボードへの実装
方法の態様を示す断面図である。第５図は、本発明のピ
ンレスグリッドアレイパッドの製造方法を順次断面図で
示したものである。第６図（ａ）は、従来のピングリッ
ドアレイを有するパッケージを示す斜視図である。第６
図（ｂ）は第６図（ａ）のイ、ロの点線部分を切断した
ときのピングリッドアレイを有するパッケージを示す断
面図である。 符号の説明 １……ピングリッドアレイを有するパッケージ 11……パッケージ化された基材 12……厚膜多層基板 13……薄膜多層基板 14……パッケージ側壁 15……マザーボード 16……レイヤーパッケージ 17……混成集積回路板 121〜124……厚膜多層基板 ２……チップ部品 ４……リッド ３……ワイヤー ５……誘電体 51……ポケット又は段差 ６……パッド又は電極導体 61、９……導体 62……スルーホール電極 ７、71、72……樹脂モールド ８……スルーホール 10……はんだバンプ 10′……ハンダペースト
ッケージ化された基材を示す断面図である。第２図は、
本発明のピンレスグリッドアレイを有するパッケージ化
された基材の他の実施態様を示す。また第３図は、本発
明に用いられるピンレスグリッドアレイパッドの拡大図
を示す。第４図は、本発明のピンレスグリッドアレイを
有するパッケージ化された基材のマザーボードへの実装
方法の態様を示す断面図である。第５図は、本発明のピ
ンレスグリッドアレイパッドの製造方法を順次断面図で
示したものである。第６図（ａ）は、従来のピングリッ
ドアレイを有するパッケージを示す斜視図である。第６
図（ｂ）は第６図（ａ）のイ、ロの点線部分を切断した
ときのピングリッドアレイを有するパッケージを示す断
面図である。 符号の説明 １……ピングリッドアレイを有するパッケージ 11……パッケージ化された基材 12……厚膜多層基板 13……薄膜多層基板 14……パッケージ側壁 15……マザーボード 16……レイヤーパッケージ 17……混成集積回路板 121〜124……厚膜多層基板 ２……チップ部品 ４……リッド ３……ワイヤー ５……誘電体 51……ポケット又は段差 ６……パッド又は電極導体 61、９……導体 62……スルーホール電極 ７、71、72……樹脂モールド ８……スルーホール 10……はんだバンプ 10′……ハンダペースト
Claims (1)
- 【請求項１】高密度実装された混成集積回路板の底面に
厚膜技術によって形成されたピンレスグリッドアレイに
おいて、該ピンレスグリッドアレイは、スルーホール電
極に固着された凸部電極を有し、該電極は周囲が誘電体
からなり、更にこの先端表面より小さい寸法の電極導体
と該電極導体より小さい寸法のハンダバンプを有するこ
とを特徴とするピンレスグリッドアレイ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157270A JPH0821648B2 (ja) | 1989-06-20 | 1989-06-20 | 厚膜技術により形成されたピンレスグリッドアレイ電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157270A JPH0821648B2 (ja) | 1989-06-20 | 1989-06-20 | 厚膜技術により形成されたピンレスグリッドアレイ電極構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322588A JPH0322588A (ja) | 1991-01-30 |
| JPH0821648B2 true JPH0821648B2 (ja) | 1996-03-04 |
Family
ID=15645986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157270A Expired - Lifetime JPH0821648B2 (ja) | 1989-06-20 | 1989-06-20 | 厚膜技術により形成されたピンレスグリッドアレイ電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821648B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8882451B2 (en) | 2010-03-23 | 2014-11-11 | Dyson Technology Limited | Fan |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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