JPS59133B2 - マルチチップ式半導体パッケ−ジ - Google Patents

マルチチップ式半導体パッケ−ジ

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JPS59133B2
JPS59133B2 JP54166597A JP16659779A JPS59133B2 JP S59133 B2 JPS59133 B2 JP S59133B2 JP 54166597 A JP54166597 A JP 54166597A JP 16659779 A JP16659779 A JP 16659779A JP S59133 B2 JPS59133 B2 JP S59133B2
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Description

【発明の詳細な説明】 本発明は、１枚の多層配線基板に多数の半導体チップが
搭載されまとめてパッケージされたマルチチップ式半導
体パッケージに関し、（半導体）チップの端子が高密度
の装置においても、端子を確実に基板に接続することが
でき、しかも各実装レベルごとの試験を簡単・確実に且
つ能率的に行なえるようにするものである。
近年、ＬＳｒチップを高密度実装するために、複数のＬ
ＳＩチップをベアチップの状態でまとめて１つのパッケ
ージ中に実装することが試みられている。
また、従来のＤＩＰ式パッケージを各々プリント基板に
搭載する方式では搭載基板上に占める実装面積が大きく
、高密度化が図れない為、ＬＳＩチップをセラミック製
のチップキャリヤに搭載し、チップキャリヤを基板に直
接フェイスダウン状にボンディングすることも試みられ
ている。本発明は両思想の応用により、ＬＳＩ等のチッ
プを１個ずつ簡易式パッケージともいえる個別のチップ
ホルダに搭載し、このチップホルダをフェイスダウンボ
ンディングの思想でパッケージ基板に接続固定して成る
簡易構成の低コストパッケージを実現するものであり、
特にこの種の実装構造においてチップホルダをパッケー
ジ基板にボンディングする際の接続不良を防止すると共
に接続部の試験を簡単・確実に行なえるようにし、高密
度なマルチチップ実装構造の実用化を図ることを目的と
する。次に、本発明の詳細を図示実施例に基づいて説明
する。
第１図は本発明によるマルチチップ式半導体パッケージ
の全体構成を示す縦断面図である。１はセラミック多層
（配線）基板であり、その上にチツプホルダ２・・・が
基板上にマトリツクス状に配置された半田バンプ３・・
・を介して直接接続固定され、チツプホルダ２・・・に
はＬＳＩ等のチツプ４・・・が１個ずつ搭載されている
。
チツプ４は各端子は、ワイヤ５で、チツプホルダ２の表
面のパツドに接続され、該パツドは、後で詳述するプロ
ーピングパツドを介して、半田バンプ３に接続されてい
る。このようにしてパツケージ基板１に多数のチツプ４
・・・が搭載され、ケース６中に封入されている。ケー
ス６中には、冷却用のフレオンＴが充填されており、ケ
ース外面には、放熱のためのフイン８が設けられている
。パツケージ基板１には、リード片９・・・が固設され
ており、本リード片９・・・を介しプリント基板１０に
実装される。なお、パツケージの交換性を重視する場合
には本リード片９・・・に代えてコネクタを使用するこ
とも可能である。このようなマルチチツプパツケージ構
成の従来例としては、チツプの裏面にＰｂＳｎ等のバン
プを設け、ベアチツプを直接セラミツク基板上に搭載す
るいわゆるフリツプチツプ方式が挙げられる。
この方式は、半導体チツプの実装効率およびパツケージ
基板１、プリント基板１０の配線効率の面で極めて勝れ
ているが、その実用化を妨げている問題点として、（１
）チツプとセラミツク基板間の接続部が目視できないた
め、接続部の検査に支障を来たし、パツケージ全体の信
頼性を低下させている、（２）通常のシングルチツプパ
ツケージと異なつて、ベア（裸の）チツプ状態での単体
試験がやり難い、（３レリコン上に直接バンプが設けら
れている為、機械的強度が極めて弱く、チツプの取りは
ずし、交換がやり難い、（４）端子が高密度の場合は、
隣接するバンプ同士がブリツジしたり、チツプのバンプ
とセラミツタ基板のランドとのずれが発生する、等が挙
げられる。本発明の場合、これらの問題は、以下の様な
工夫を施すことによつて解決されている。
第２図において、イ図は、第１図のＡ部を拡大して示し
た断面図であり、口図はイ図の部分の平面図、ハ図はイ
図の部分の底面図である。チツプホルダ２は、セラミツ
ク等でできているが、一般のシングルチツプパツケージ
と異なり、チツプ４は裸の状態か、せいぜい樹脂を滴下
して保護膜で覆われている程度であるからベアチツプを
直接搭載する場合と比較してもほとんど同等の実装密度
を得ることが出来る。このような実装形式によれば、チ
ツプ４が外力に対し保護されていないため、第１図のよ
うにパツケージが完成するまでの取扱いに注意を要する
が、シングルチツプパツケージのような完全な封入構造
になつていないので、外形寸法の小型化、コストダウン
の利点が大きい。また、チツプの単体試験は、チツプを
チツプホルダ２に取付けた状態で行うが、試験の結果不
良品のため廃棄する場合の無駄を最少限に抑えることが
できる。なお、チツプ４は、チツプホルダの凹部１１中
にダイボンデイング等で固定されている。チツプホルダ
２の表面には、ボンデイングパツド１２・・・が形成さ
れており、また各ボンデイングパツド１２・・・は、プ
ローピングパツド１３・・・に配線パターンで接続され
ている。
プローピングパツド１３・・・は、試験を行う際にプロ
ーブピンを接触させるためのものであり、ある程度の面
積を要するから、ＬＳＩの様に多数の端子を有する場合
には、図のように１端子おきに千鳥状に配置すれば良い
。一方チツプホルダ２の底面には、そのほぼ全面を有効
に利用して、ハ図のようにランド１４・・・がマトリツ
クス状に配設されている。
そして、これらのランド１４・・・と表面のプローピン
グパツド１３・・・とが内部導体１５・・・により、１
対１で接続されている。従つて、内部導体１５・・・は
、表面と裏面の導体を１対１で接続するという点で一種
のスルーホール導体であるが、底面の導体が表面の導体
の真下に無いので、チツプホルダ２自体をセラミツク多
層基板等で構成し、内層パターンを利用するのが有利で
ある。チツプ４は、そのボンデイングパツド１６・・・
が、ワイヤ５・・・でチツプホルダ２のボンデイングパ
ツド１２・・・に接続されているので、結局チツプ４の
各端子はチツプホルダ底面のランド１４・・・に接続さ
れ、チツプホルダ底面の全面にマトリツクス状に端子配
列された格好になり、セラミツク基板でのＤＡによるパ
ターン設計上、有利である。
通常のシングルチツプパツケージは、パツケージ完成状
態でプロービングし試験するので、試験は容易であるが
、本発明のようにチツプを裸の状態でチツプホルダに取
付けた場合は、従来ではプロービングが困難であつた。
しかしながら、本発明に於いては、第２図イ，口のよう
に、チツプホルダ表面に配設したプローピングパツド１
３・・・にチツプ４をワイヤボンデイングしてあるため
、チツプホルダ２のプロービング用のパツド１３・・・
を利用することにより、容易にチツプ単体の試験を行う
ことができ、前記（２）の問題が解消される。また、ワ
イヤボンデイング面が、プローピングパツド１３・・・
と同じ面に有するので、プロービングし試験を行いなが
ら、ワイヤボンデイングの状態を観察できる便利さもあ
る。なお、チツプとチツプホルダ間の接続は、ワイヤボ
ンデイングに限らず、ビームリード方式等他の方式で行
つてもよく、フリツプチツプの様に、チツプに特殊な処
理を行なう必要がないのも、本発明の有利な点である。
チツプが正常に動作するか、機能的な試験を行う場合は
、プローピングパツド１３に直接ワイヤを接続して電源
や信号を供給し、試験後は該ワイヤを切断すればよい。
チツプの単体試験は、チツプをパツケージ基板１に実装
する前に行われることは言うまでもない。第２図ハのよ
うに、チツプホルダ底面のランド１４・・・には半田バ
ンプ３・・・が形成されており、チツプホルダ２はこの
半田バンプ３・・・を介してパツケージ基板１に接続固
定される。
第３図はチツプホルダ２が搭載されたパツケージ基板１
の断面構造およびパツケージ試験の際のプロービング状
態を示す要部断面側面図である。パツケージ基板１の内
面には、チツプホルダ２の底面の各ランド１４・・・と
対向する位置にランド１７・・・を備えており、また外
面には、内部導体例えばスルーホール導体１８・・・を
介して接続されたランド１９・・・を備えている。パツ
ケージ基板１は、パツケージ内において、各チツプ４・
・・間の配線を行うための内層パターン２０・・・を有
しており、多層配線構造に成つているが、基板内面のラ
ンド１７・・・をスルーホール導体１８・・・で基板外
面に引出すのを妨げないように、内層パターン２０・・
・はスルーホール導体１８・・・を避けて配置されてい
る。このように基板内面のランド１７・・・が外面に引
出されていることにより、チツプホルダ側のランド１４
・・・とパツケージ基板側のランド１７・・・との接続
試験は、次のようにして容易に行うことができる。
パツケージ基板１の下側に示されているプローバボード
Ｂ１には、 ガイド管２１・・・が設けられ、その中に
プローブピン２２・・・が挿入支持されている。プロー
ブピン２２・・・は、パツケージ基板１の外面のランド
１９・・・と対応して配設されているので、プローバボ
ードＢ，をパツケージ基板１に当接し位置決めすること
により、プローブピン２２・・・を基板のランド１９・
・・に圧接させることができる。一方、チツプホルダ２
の上側に示されているプローバボードＢ２には、チツプ
ホルダ２のプローピングパツド１３・・・の位置と対向
する位置にガイド管２３・・・が設けられ、その中にプ
ローブピン２４・・・が挿入支持されている。従つて、
プローバボードＢ２をチツプホルダ２に対して位置決め
しセツトすることにより、プローブピン２４・・・をチ
ツプホルダのプローピングパツド１３・・・に圧接させ
ることができる。このようにチツプホルダ２のプローピ
ングパツド１３・・・にプローブピン２４・・・を圧接
させ、基板外面のランド１９・・・にプローブピン２２
・・・を圧接させて、両プローブピン２４・・・２２・
・・間に順次通電していくことにより、チツプホルダ底
面のランド１４・・・とパツケージ基板内面のランド１
７・・・とが半田バンプ３・・・によつて正常に接続さ
れているかどうか、試験することができる。
試験の結果、接続不良があれば、そのチツプホルダを加
熱し半田バンプ３・・・を溶かしてチツプホルダを取外
し、ボンデイングをやり直したり、別のチツプホルダを
ボンデイングすることができる。このように本発明によ
れば、対向する面同士が半田バンプで直接接続され、目
視できない構造であるにも拘わらず、チツプホルダ表面
のプローピングパツド１３・・・とパツケージ基板外面
のランド１９・・・にプローブピンを当接させ、最短ル
ートの配線に通電することができるので、試験の作業性
にも勝れ、容易・正確にかつ能率的に試験することがで
きる。従つて、通常のフリツプチツプ構造において端子
接続部の試験を行うには、マルチチツプの機能試験を行
わなければならなかつたのに比べると、試験の負担が大
幅に軽減される。なお、プロービング用のランド１９・
・・は、試験終了後は、パツケージ内あるいは他のパツ
ケージやプリント基板１０との間の配線変更（改造）に
際してのワイヤボンデイングパツドに兼用することもで
きる。以上のように本発明によれば、半導体チツプが１
個ずつ個別の簡易構成のチツプホルダに取付けられ、該
チツプホルダの底面が半田バンプ等で直接パツケージ基
板の内面に接続固定された安価でかつ配線効率に勝れた
マルチチツプパツケージにおいて、チツプホルダの裏面
および多層配線基板の裏面に、相互の接続用のランドを
マトリツクス状に配設することにより、各ランドの間隔
や大きさを充分大きくすることができ、ランドのずれや
ランド間のブリツジの問題が容易に解決され、端子が高
密度の半導体チツプの実装が容易になる。
チツプホルダ表面に設けたプローピングパツドを使用し
て容易にチツプ単体の試験を行うことができ、また該プ
ローピングパツドおよびパツケージ基板外面のランドを
使用することにより、従来試験に支障を来たしていた半
田バンプ接続部も容易に試験できる。又、チツプがホル
ダーを介して基板上に取付けられていることから、チツ
プの故障等に依る取りはずし、交換も、従来のフリツプ
チツプその他、ベアチツプを直接実装した場合と比べ、
容易になつている。そのため、ベアチツプを、チップホ
ルダを介してパツケージ基板に高密度実装した簡易式マ
ルチチツプパツケージの実用化を実現することが可能と
なり、装置のコストダウンおよび信頼性向上に大きく寄
与することができる。
【図面の簡単な説明】
図面は本発明によるマルチチツプ式半導体パツケージの
実施例を示すもので、第１図は全体構成を示す縦断面図
、第２図イ，口，ハはチツプホルダの要部を示す縦断面
図、平面図および底面図、第３図はマルチチツプ式半導
体パツケージの試験作業状態を示す要部断面側面図であ
る。 図において、１はパツケージ基板、２はチツプホルダ、
３は半田バンプ、４は（半導体）チツプ、６はケース、
１０はプリント基板、１３はプローピングパツド、１４
，１７，１９はランド、１５は内部導体、１８はスルー
ホール導体、２２，２４はプローブピンである。

Claims (1)

    【特許請求の範囲】
  1. １ １枚の多層配線基板に、複数の半導体チップを搭載
    したマルチチップ式半導体パッケージにおいて、半導体
    チップは１個ずつ個別のチップホルダに取付けられてお
    り、各チップホルダの表面には、半導体チップの端子と
    接続されたボンディングパッド、並びに該ボンディング
    パッドと接続されたプロービングパッドを有し、裏面に
    は、上記プロービングパッドにチップホルダの内部導体
    で接続されたランドが、裏面全面にわたつてマトリック
    ス状に配設されており、しかも前記多層配線基板のチッ
    プ搭載面には、チップホルダのマトリックス状ランドと
    対向し直接接続されたランドを有しており、これらのラ
    ンドが多層配線基板の内部導体を介して、もう一方の面
    に配設されたプロービング用のランドに１対１で接続さ
    れていることを特徴とするマルチチップ式半導体パッケ
    ージ。
JP54166597A 1979-12-21 1979-12-21 マルチチップ式半導体パッケ−ジ Expired JPS59133B2 (ja)

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Application Number Priority Date Filing Date Title
JP54166597A JPS59133B2 (ja) 1979-12-21 1979-12-21 マルチチップ式半導体パッケ−ジ

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JP54166597A JPS59133B2 (ja) 1979-12-21 1979-12-21 マルチチップ式半導体パッケ−ジ

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Publication Number Publication Date
JPS5688343A JPS5688343A (en) 1981-07-17
JPS59133B2 true JPS59133B2 (ja) 1984-01-05

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ID=15834230

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JP54166597A Expired JPS59133B2 (ja) 1979-12-21 1979-12-21 マルチチップ式半導体パッケ−ジ

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JPS58106854A (ja) * 1981-12-18 1983-06-25 Nec Corp 集積回路
JPS58122753A (ja) * 1982-01-14 1983-07-21 Nec Corp 高密度チツプキヤリア
JPS5954938U (ja) * 1982-10-01 1984-04-10 京セラ株式会社 リ−ドレスパッケ−ジの多段構造
EP0351581A1 (de) * 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
JPH0821648B2 (ja) * 1989-06-20 1996-03-04 三菱マテリアル株式会社 厚膜技術により形成されたピンレスグリッドアレイ電極構造

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Publication number Publication date
JPS5688343A (en) 1981-07-17

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