JPH0936167A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0936167A
JPH0936167A JP7178621A JP17862195A JPH0936167A JP H0936167 A JPH0936167 A JP H0936167A JP 7178621 A JP7178621 A JP 7178621A JP 17862195 A JP17862195 A JP 17862195A JP H0936167 A JPH0936167 A JP H0936167A
Authority
JP
Japan
Prior art keywords
chip
circuit board
intermediate circuit
semiconductor device
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7178621A
Other languages
English (en)
Inventor
Kaoru Iwabuchi
馨 岩淵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP7178621A priority Critical patent/JPH0936167A/ja
Publication of JPH0936167A publication Critical patent/JPH0936167A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 実装後のリペアが可能でしかもＡＳＩＣ対応
などの汎用性に優れたチップサイズ型の半導体装置を安
価に提供する。 【解決手段】 チップ周縁のパッドエリア４に複数の電
極パッド３が形成されたＩＣチップ２と、このＩＣチッ
プ２のパッドエリア４の内側に弾性接着剤５を介して接
着された中間回路基板６とから構成されている。中間回
路基板６のパターン形成面上には外部接続用の硬質バン
プ９がエリア状に配置されている。また、ＩＣチップ２
の電極パッド３と中間回路基板６の周縁部に形成された
パターン電極１１とはボンディングワイヤ１２によって
電気的に接続されている。さらに、ボンディングワイヤ
１２によるＩＣチップ２と中間回路基板６との電気的接
続部は封止樹脂１３によって封止されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高密度実装への対
応としてチップサイズ型のパッケージ形態を実現した半
導体装置に関するものである。
【０００２】
【従来の技術】従来より、ＩＣチップを実装基板（マザ
ーボード）上に実装するパッケージ形態としては、ＤＩ
ＰタイプやＱＦＰタイプに代表されるように、ＩＣチッ
プをセラミックス又はプラスチックで封止して外部環境
から保護し、パッケージ本体から引き出した端子を実装
基板の導体部分に電気的かつ機械的に接続する形態が知
られている。また近年では、高密度実装への対応とし
て、ＢＧＡタイプのパッケージ形態も注目を集めている
が、このタイプではパッケージサイズが大きくしかも厚
くなるため、小型・薄型化を図るうえで限界があった。
【０００３】そこで、究極の高密度実装を実現するにあ
たっては、実装面積をチップサイズと同じにできるフリ
ップチップ実装が有望視されている。このフリップチッ
プ実装では、実装基板に対して電気的かつ機械的な接続
状態を得るために、ＩＣチップに形成されている電極パ
ッド上にバンプを形成する必要がある。またフリップチ
ップ実装の中には多層配線技術を応用してＩＣチップ上
にエリア状にバンプを再配置したタイプも一部で実用化
されている。
【０００４】
【発明が解決しようとする課題】しかしながらフリップ
チップ実装においては、ＩＣチップと実装基板との線膨
張係数が異なるため、温度サイクルによる熱応力がバン
プに集中し、バンプにクラックが入るなどして電気的な
接続不良を引き起こす。そのため、バンプ高さを高くす
ることなどの延命措置も採られているが十分な効果が得
られておらず、現状ではＩＣチップと実装基板との間に
封止樹脂を充填して信頼性を確保し、温度サイクル寿命
の延命化を図っている。ところが、ＩＣチップと実装基
板との間に樹脂を充填した場合は、ＩＣチップに故障等
が発生した場合にリペアできないという致命的な欠点を
招く。
【０００５】また最近では、パッケージサイズをチップ
サイズとほぼ同じ大きさに抑えたＣＳＰ(chip scale pa
ckage 又は chip size package) と呼ばれるタイプも各
メーカから盛んに提唱されているが、いずれも温度サイ
クル寿命を確保するために実装形態でパッケージと実装
基板との間に樹脂封止を必要としたり、個々のＩＣチッ
プごとに専用のインターポーザを取り揃える必要があ
り、ＡＩＳＣのような多品種少量生産には不向きなもの
となっていた。
【０００６】本発明は、上記問題を解決するためになさ
れたもので、その目的とするところは、実装後のリペア
が可能でしかもＡＳＩＣ対応などの汎用性に優れたチッ
プサイズ型の半導体装置を安価に提供することにある。
【０００７】
【課題を解決するための手段】本発明に係わる半導体装
置では、チップ周縁のパッドエリアに複数の電極パッド
が形成されたＩＣチップと、このＩＣチップのパッドエ
リアの内側に弾性接着剤を介して接着され、そのパター
ン形成面上に外部接続用の硬質バンプをエリア状に配置
してなる中間回路基板と、ＩＣチップの電極パッドと中
間回路基板の周縁部に形成されたパターン電極とを電気
的に接続するボンディングワイヤと、このボンディング
ワイヤによるＩＣチップと中間回路基板との電気的接続
部を封止する封止樹脂とを備えた構成となっている。
【０００８】本発明の半導体装置においては、ＩＣチッ
プに対して中間回路基板が弾性接着剤を介して接着され
ているため、実装基板への実装形態における熱応力は弾
性接着剤の弾性により硬質バンプを介して中間回路基板
側に吸収される。さらに中間回路基板側に吸収された熱
応力は、ＩＣチップの電極パッドと中間回路基板の周縁
部に形成されたパターン電極を電気的に接続するボンデ
ィングワイヤの変形によって緩和される。また、ＩＣチ
ップの電極パッドと中間回路基板のパターン電極とをボ
ンディングワイヤにて電気的に接続した構成であるた
め、ＩＣチップ側のパッド位置に規制されることなく、
双方の電極部分をボンディングワイヤにてフレキシブル
に結線できるようになる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は本発明に係わ
る半導体装置の一実施形態を説明する図であり、図中
（ａ）はその側断面図、（ｂ）はその一部を拡大した平
面図である。また、図２は図１のＡ部拡大図であり、図
３は図１のＢ部拡大図である。
【００１０】図示した半導体装置１においては、半導体
基体からなるＩＣチップ２上に所定の間隔で複数の電極
パッド３が形成されている。各々の電極パッド３は、Ｉ
Ｃチップ２の素子形成領域（チップ中央領域）を除いた
チップ周縁のパッドエリア４に配置されている。また、
ＩＣチップ２のパッドエリア４の内側には、例えばシリ
コーン等の高分子材料からなる弾性接着剤５を介して中
間回路基板６が接着されている。この中間回路基板６
は、ＩＣチップ２と実装基板（マザーボード）とを中継
するインターポーザとなるもので、例えばＴＡＢ方式に
用いられるようなフィルム状のテープ材やガラスエポキ
シ基板等から構成される。
【００１１】中間回路基板６の上面には、その周縁部か
ら内方に向けて配線パターン７が形成されている。また
配線パターン７の先端に位置する基板側パッド８上に
は、例えばＮｉやＣｕからなる外部接続用の硬質バンプ
９が形成されている。硬質バンプ９は、上記配線パター
ン７によって中間回路基板６のパターン形成面上にエリ
ア状に配置されており、そのバンプ表面はＡｕメッキ層
１０（図３）によって被覆されている。
【００１２】一方、ＩＣチップ２の周縁領域では、チッ
プ側に形成された電極パッド３と中間回路基板６の周縁
部に形成されたパターン電極１１とが、ボンディングワ
イヤ１２によって電気的に接続されている。ボンディン
グワイヤ１２としては、通常のワイヤボンディング装置
（ワイヤボンダー）で取り扱われるＡｕワイヤ、Ａｌワ
イヤのいずれを採用しても構わない。
【００１３】さらに、上記ボンディングワイヤ１２によ
るＩＣチップ２と中間回路基板６との電気的接続部、つ
まり図１（ｂ）中の破線で示す位置より外側の部分には
封止樹脂１３が塗布されている。これにより、電気的接
続部に配置された電極パッド３、パターン電極１１及び
ボンディングワイヤ１２が封止樹脂１３によって一体に
封止され、外部環境から保護されている。また封止樹脂
１３は、ボンディングワイヤ１２間の機械的な接触によ
るショートや外力による断線等を保護する役目も当然に
兼ね備えている。
【００１４】ここで本実施形態においては、封止樹脂１
３として、後述する応力緩和時のワイヤ変形を阻害しな
いよう、ガラス転移点の低い樹脂を用いるようにし、さ
らに電気的接続部への水分の侵入を阻止する目的も兼ね
て、耐湿性に優れたエポキシ樹脂を用いるようにした。
【００１５】次に、上記構成からなる半導体装置１を製
造する際の手順について簡単に説明する。先ず、チップ
周縁のパッドエリア４に複数の電極パッド３が形成され
たＩＣチップ２を用意する一方、中間回路基板６にパタ
ーニングされた配線パターン７の先端にメッキ法等によ
って硬質バンプ９を形成する。次に、中間回路基板６の
裏面（下面）に適量の弾性接着剤５を塗布して、これを
ＩＣチップ２のパッドエリア４の内側に位置合わせして
貼り、両者を熱圧着によって接着する。
【００１６】続いて、通常のワイヤボンディングと同様
の手順でＩＣチップ２の電極パッド３と中間回路基板６
のパターン電極１１とをボンディングワイヤ１２により
結線し、両者の間に電気的な接続状態を得る。最後は、
ボンディングワイヤ１２によるＩＣチップ２と中間回路
基板６との電気的接続部に封止樹脂１３を塗布し、これ
を硬化させて電極パッド３、パターン電極１１及びボン
ディングワイヤ１２を封止する。これにより、図１に示
す半導体装置１が得られる。
【００１７】このようにして得られた半導体装置１にお
いては、ＩＣチップ２に弾性接着剤５を介して中間回路
基板６が接着されかつ中間回路基板６のパターン形成面
上に硬質バンプ９がエリア状に配置されているため、こ
れを実装基板に実装した場合には、ＩＣチップ２と実装
基板間の線膨張係数差に基づく熱応力が弾性接着剤５の
弾性により硬質バンプ９を介して中間回路基板６側に吸
収される。
【００１８】このとき、中間回路基板６上に共晶はんだ
等の軟質バンプが形成されていると、基板側パッド８に
対するバンプの接合強度不足によって熱応力が中間回路
基板６側に吸収されず、バンプの付け根部分が破断する
などして電気的な接続不良を招くことになる。
【００１９】中間回路基板６側に吸収された熱応力は、
ＩＣチップ２と中間回路基板６との電気的接続部に印加
されることになるが、その部分での電気的な接続手段と
してボンディングワイヤ１２が用いられているため、こ
のボンディングワイヤ１２が、中間回路基板６側に吸収
された熱応力に追従して自在に変形することにより、最
終的にＩＣチップ２と実装基板間の線膨張係数差に基づ
く熱応力が緩和されることになる。したがって、実装基
板との間に樹脂封止を行うことなく、実装形態での半導
体装置の温度サイクル寿命を延命化させることができ
る。
【００２０】ちなみに、本発明による半導体装置１で
は、温度サイクル条件：０〜１００℃、各５分で３０個
中の不良個数を確認した結果、１００００サイクルでも
不良が確認されず、応力緩和効果による温度サイクル寿
命の延命化が実証された。
【００２１】また、ＩＣチップ２の電極パッド３と中間
回路基板６のパターン電極１１とをボンディングワイヤ
１２にて電気的に接続した構成を採用することで、ＩＣ
チップ２側のパッド位置に規制されることなく、双方の
電極部分をボンディングワイヤ１２にてフレキシブルに
結線することができる。したがって、中間回路基板６側
のバンプ形成位置や電極形成位置を予め規格化しておく
ことで、一つの中間回路基板６を多種類のＩＣチップ２
に対して共用することができ、中間回路基板６を標準部
品として取り扱うことが可能となる。
【００２２】
【発明の効果】以上説明したように本発明の半導体装置
によれば、ＩＣチップのパッドエリアの内側に弾性接着
剤を介して中間回路基板を接着するとともに、この中間
回路基板のパターン形成面上に外部接続用の硬質バンプ
をエリア状に配置し、さらにＩＣチップの電極パッドと
中間回路基板の周縁部に形成されたパターン電極とをボ
ンディングワイヤにより電気的に接続して、この電気的
接続部を封止樹脂にて封止した構成を採用しているた
め、これを実装基板に実装した際には、双方の線膨張係
数差に基づく熱応力を硬質バンプを介して中間回路基板
側で吸収し、かつボンディングワイヤの変形により緩和
させることができる。これにより、実装基板との間に樹
脂封止を行うことなく、半導体装置としての温度サイク
ル寿命を延命化させることができるため、実装後のリペ
アが可能となる。また、ＩＣチップの電極パッドと中間
回路基板のパターン電極とをボンディングワイヤにて電
気的に接続するようにしたので、種々のＩＣチップに対
して中間回路基板のパターン形態を標準化（規格化）す
ることにより、ＡＩＳＣ対応などの汎用性に優れたチッ
プサイズ型（ＣＳＰ）の半導体装置を安価に提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の一実施形態を説明
する図である。
【図２】図１のＡ部拡大図である。
【図３】図１のＢ部拡大図である。
【符号の説明】
１ 半導体装置 ２ ＩＣ
チップ ３ 電極パッド ４ パッ
ドエリア ５ 弾性接着剤 ６ 中間
回路基板 ７ 配線パターン ９ 硬質
バンプ １１ パターン電極 １２ ボ
ンディングワイヤ １３ 封止樹脂

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 チップ周縁のパッドエリアに複数の電極
    パッドが形成されたＩＣチップと、 前記ＩＣチップのパッドエリアの内側に弾性接着剤を介
    して接着され、そのパターン形成面上に外部接続用の硬
    質バンプをエリア状に配置してなる中間回路基板と、 前記ＩＣチップの電極パッドと前記中間回路基板の周縁
    部に形成されたパターン電極とを電気的に接続するボン
    ディングワイヤと、 前記ボンディングワイヤによる前記ＩＣチップと前記中
    間回路基板との電気的接続部を封止する封止樹脂とを備
    えたことを特徴とする半導体装置。
  2. 【請求項２】 前記封止樹脂にガラス転移点の低い樹脂
    を用いてなることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記封止樹脂がエポキシ樹脂であること
    を特徴とする請求項２記載の半導体装置。
JP7178621A 1995-07-14 1995-07-14 半導体装置 Pending JPH0936167A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7178621A JPH0936167A (ja) 1995-07-14 1995-07-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7178621A JPH0936167A (ja) 1995-07-14 1995-07-14 半導体装置

Publications (1)

Publication Number Publication Date
JPH0936167A true JPH0936167A (ja) 1997-02-07

Family

ID=16051657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7178621A Pending JPH0936167A (ja) 1995-07-14 1995-07-14 半導体装置

Country Status (1)

Country Link
JP (1) JPH0936167A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0901165A1 (fr) * 1997-09-05 1999-03-10 Matra Marconi Space France Boítier à microcircuit intégré et procédé de montage de microcircuit intégré
JP2002289739A (ja) * 2001-03-23 2002-10-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法
EP0993043A3 (en) * 1998-09-29 2005-08-24 Texas Instruments Incorporated Semiconductor package and method of manufacturing the same
US7042070B2 (en) 1999-09-22 2006-05-09 Texas Instruments Incorporated Direct attachment of semiconductor chip to organic substrate
JP2011205153A (ja) * 2011-07-20 2011-10-13 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0901165A1 (fr) * 1997-09-05 1999-03-10 Matra Marconi Space France Boítier à microcircuit intégré et procédé de montage de microcircuit intégré
FR2768262A1 (fr) * 1997-09-05 1999-03-12 Matra Marconi Space France Boitier a microcircuit integre et procede de montage de microcircuit integre
EP0993043A3 (en) * 1998-09-29 2005-08-24 Texas Instruments Incorporated Semiconductor package and method of manufacturing the same
US7042070B2 (en) 1999-09-22 2006-05-09 Texas Instruments Incorporated Direct attachment of semiconductor chip to organic substrate
JP2002289739A (ja) * 2001-03-23 2002-10-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法
JP2011205153A (ja) * 2011-07-20 2011-10-13 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材

Similar Documents

Publication Publication Date Title
US6530515B1 (en) Micromachine stacked flip chip package fabrication method
JP2570637B2 (ja) Ｍｃｍキャリア
JP3914654B2 (ja) 半導体装置
US7344916B2 (en) Package for a semiconductor device
JP2895022B2 (ja) チップスケールパッケージの製造方法
KR100674907B1 (ko) 고신뢰성을 갖는 스택형 반도체 패키지
US6638789B1 (en) Micromachine stacked wirebonded package fabrication method
KR20010060214A (ko) 수지봉입형 반도체장치 및 이를 포함한 액정표시모듈
JP2001077294A (ja) 半導体装置
JP3559554B2 (ja) 半導体装置およびその製造方法
JPH03142847A (ja) 半導体集積回路装置
JPH0936167A (ja) 半導体装置
JP2949969B2 (ja) フィルムキャリア半導体装置
JP2002176069A (ja) 電気的接続端子の構造とその製造方法
JP3968321B2 (ja) 半導体装置およびその製造方法
JPH10261735A (ja) 半導体装置およびその製造方法
KR100503277B1 (ko) 플립칩 패키지 형성 방법
JP2822990B2 (ja) Ｃｓｐ型半導体装置
JPH0951051A (ja) 半導体装置
KR20070079654A (ko) 플립 칩 본딩용 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지 제조 방법
JP2001044326A (ja) 半導体装置およびその製造方法
KR19980022527A (ko) 클립 리드를 갖는 칩 스케일 패키지
JPH10135281A (ja) Ｉｃパッケージ
JP2000022045A (ja) 半導体装置
KR20050003762A (ko) 적층 패키지 및 그 제조 방법