JP2895022B2 - チップスケールパッケージの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、チップスケールパ
ッケージの製造方法に関し、特に、複数のリードフレー
ムを有するリードフレームストリップを用いてチップス
ケールパッケージを大量生産することが可能なチップス
ケールパッケージの製造方法に関する。
ッケージの製造方法に関し、特に、複数のリードフレー
ムを有するリードフレームストリップを用いてチップス
ケールパッケージを大量生産することが可能なチップス
ケールパッケージの製造方法に関する。
【０００２】
【従来の技術】最近の電子及び電気機器の小型化にとも
なって、これらに実装される半導体チップパッケージの
サイズも減少している。
なって、これらに実装される半導体チップパッケージの
サイズも減少している。
【０００３】従って、小型で信頼性のよいパッケージが
要望されている。いわゆるチップスケールパッケージ
（ＣＳＰ：Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ又は
Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）は、裸のチップ
ほどの小さなサイズを有するので、電子機器の小型化及
び多機能化に対する要求を充足させることができ、面実
装（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ）技術を用いて実装す
ることができる。
要望されている。いわゆるチップスケールパッケージ
（ＣＳＰ：Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ又は
Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）は、裸のチップ
ほどの小さなサイズを有するので、電子機器の小型化及
び多機能化に対する要求を充足させることができ、面実
装（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ）技術を用いて実装す
ることができる。
【０００４】しかし、ＣＳＰを製造するためには新規な
装備の購入を必要とし、且つストリップ形態ではなく個
別に製造されるので、パッケージの製造コストの上昇を
引き起こす。
装備の購入を必要とし、且つストリップ形態ではなく個
別に製造されるので、パッケージの製造コストの上昇を
引き起こす。
【０００５】図２１は、テセラ社により開発された従来
のＣＳＰの一例を示す模式的な断面図である。図２１に
示すように、ＣＳＰ１００は、チップ１０の底面に形成
されたボンディングパッド１２が、各々対応するフレキ
シブルパターン２０と電気的に連結されている。また、
フレキシブルパターン２０の底面には、貫通孔を有する
絶縁性ポリイミドフィルム４０が取り付けられている。
ポリイミドフィルム４０は、内壁に導電性物質が塗布さ
れた貫通孔を有し、この貫通孔を介してフレキシブルパ
ターン２０がソルダバンプ６０に電気的に連結されてい
る。ここで、フレキシブルパターン２０と、チップ１０
の底面におけるボンディングパッド１２が形成されてい
ない部分との間には、エラストマー３０が介在してい
る。また、チップ１０はハンドリングリング５０により
固定されている。
のＣＳＰの一例を示す模式的な断面図である。図２１に
示すように、ＣＳＰ１００は、チップ１０の底面に形成
されたボンディングパッド１２が、各々対応するフレキ
シブルパターン２０と電気的に連結されている。また、
フレキシブルパターン２０の底面には、貫通孔を有する
絶縁性ポリイミドフィルム４０が取り付けられている。
ポリイミドフィルム４０は、内壁に導電性物質が塗布さ
れた貫通孔を有し、この貫通孔を介してフレキシブルパ
ターン２０がソルダバンプ６０に電気的に連結されてい
る。ここで、フレキシブルパターン２０と、チップ１０
の底面におけるボンディングパッド１２が形成されてい
ない部分との間には、エラストマー３０が介在してい
る。また、チップ１０はハンドリングリング５０により
固定されている。
【０００６】このような構造を有するパッケージは、フ
リップチップ相互接続技術を用いたμＢＧＡパッケージ
の一種であって、バーンインテストのような各種テスト
が可能であり、高密度実装ができ、高い熱放出性を有す
る。しかしながら、このパッケージは、多くの独立的な
工程から構成される製造ラインを用いるため、製造コス
トが高いという欠点を有する。また、ＣＳＰの製造が個
別に行われるので、大量生産が困難である。
リップチップ相互接続技術を用いたμＢＧＡパッケージ
の一種であって、バーンインテストのような各種テスト
が可能であり、高密度実装ができ、高い熱放出性を有す
る。しかしながら、このパッケージは、多くの独立的な
工程から構成される製造ラインを用いるため、製造コス
トが高いという欠点を有する。また、ＣＳＰの製造が個
別に行われるので、大量生産が困難である。
【０００７】図２２は、三菱により開発された従来のチ
ップスケールパッケージの一例を示す一部切欠斜視図で
ある。図２２に示すように、ＣＳＰ２００では、チップ
１１０の上面の中央に形成されたボンディングパッド１
１２が、チップ１１０の上面の回路パターン１２０によ
り対応するソルダバンプ１６０と各々電気的に連結され
る。また、チップ１１０、回路パターン１２０及び電気
的連結部分を、外部環境から保護するために、成形樹脂
１５０で封止する。この際、ソルダバンプ１６０の一部
が、成形樹脂１５０から露出する。この種のＣＳＰは、
図２１のパッケージに関連して説明した利点に加えて、
ボンディングパッドの位置に制限がなく、ＴＳＯＰ（Ｔ
ｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ）と同様の高い信頼性を有するという利点がある。し
かし、このＣＳＰ技術は、ソルダバンプのサイズが大き
いため、超多ピン素子に対応しにくく、ウェーハ製造工
程で回路パターンを形成しなければならないので、製造
工程が複雑となり製造コストが高いという欠点を有す
る。また、ＣＳＰが個別に製造されるので、大量生産が
難しい。
ップスケールパッケージの一例を示す一部切欠斜視図で
ある。図２２に示すように、ＣＳＰ２００では、チップ
１１０の上面の中央に形成されたボンディングパッド１
１２が、チップ１１０の上面の回路パターン１２０によ
り対応するソルダバンプ１６０と各々電気的に連結され
る。また、チップ１１０、回路パターン１２０及び電気
的連結部分を、外部環境から保護するために、成形樹脂
１５０で封止する。この際、ソルダバンプ１６０の一部
が、成形樹脂１５０から露出する。この種のＣＳＰは、
図２１のパッケージに関連して説明した利点に加えて、
ボンディングパッドの位置に制限がなく、ＴＳＯＰ（Ｔ
ｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ）と同様の高い信頼性を有するという利点がある。し
かし、このＣＳＰ技術は、ソルダバンプのサイズが大き
いため、超多ピン素子に対応しにくく、ウェーハ製造工
程で回路パターンを形成しなければならないので、製造
工程が複雑となり製造コストが高いという欠点を有す
る。また、ＣＳＰが個別に製造されるので、大量生産が
難しい。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、複数のリードフレームを有するリードフレーム
ストリップ及び既存の生産装備を用いることによって、
製造コストを節減することができるとともに大量生産が
可能なチップスケールパッケージの製造方法を提供する
ことにある。
目的は、複数のリードフレームを有するリードフレーム
ストリップ及び既存の生産装備を用いることによって、
製造コストを節減することができるとともに大量生産が
可能なチップスケールパッケージの製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるチップスケールパッケージの製造方法
は、（ａ）（ｉ）複数のリードフレームから構成され、
対向する列に並設された複数のリードと、タイバーと、
リード及びタイバーと一体に形成された一対の対向サイ
ドレールとを含むリードフレームストリップと、（ｉ
ｉ）少なくとも１つの開口と内壁に導電性コーティング
膜が形成された複数の貫通孔とが形成されたベーステー
プと、ベーステープの下面に形成され、開口の中心に向
かって延長され、対応する貫通孔と各々電気的に連結さ
れる複数の接続リードと、接続リードに接着される接着
テープと、対応する貫通孔に各々電気的に連結され、ベ
ーステープの上面に形成された複数の外部接続端子とを
含む複数のＴＡＢテープと、を用意する段階と、（ｂ）
リードフレームにおけるリードの下面及びタイバーの下
面をＴＡＢテープの上面に接着させる段階と、（ｃ）複
数のチップを各々対応する開口に整合させて接着テープ
の下面に取り付け、チップと接続リードとを電気的に連
結する段階と、（ｄ）開口とチップ及び電気的連結部分
を成形樹脂で封止することにより個別パッケージを形成
する段階と、（ｅ）リードフレームストリップから個別
パッケージを分離する段階とを含むことを特徴とする。
に、本発明によるチップスケールパッケージの製造方法
は、（ａ）（ｉ）複数のリードフレームから構成され、
対向する列に並設された複数のリードと、タイバーと、
リード及びタイバーと一体に形成された一対の対向サイ
ドレールとを含むリードフレームストリップと、（ｉ
ｉ）少なくとも１つの開口と内壁に導電性コーティング
膜が形成された複数の貫通孔とが形成されたベーステー
プと、ベーステープの下面に形成され、開口の中心に向
かって延長され、対応する貫通孔と各々電気的に連結さ
れる複数の接続リードと、接続リードに接着される接着
テープと、対応する貫通孔に各々電気的に連結され、ベ
ーステープの上面に形成された複数の外部接続端子とを
含む複数のＴＡＢテープと、を用意する段階と、（ｂ）
リードフレームにおけるリードの下面及びタイバーの下
面をＴＡＢテープの上面に接着させる段階と、（ｃ）複
数のチップを各々対応する開口に整合させて接着テープ
の下面に取り付け、チップと接続リードとを電気的に連
結する段階と、（ｄ）開口とチップ及び電気的連結部分
を成形樹脂で封止することにより個別パッケージを形成
する段階と、（ｅ）リードフレームストリップから個別
パッケージを分離する段階とを含むことを特徴とする。
【００１０】前記段階（ｂ）は、（ｆ）リードフレーム
ストリップのリードフレームの下方に各々ＴＡＢテープ
を整列する段階と、（ｇ）リードフレームにおけるタイ
バーの上面及びリードの上面にＴＡＢテープの上面を接
着する段階とを含むことが好ましい。
ストリップのリードフレームの下方に各々ＴＡＢテープ
を整列する段階と、（ｇ）リードフレームにおけるタイ
バーの上面及びリードの上面にＴＡＢテープの上面を接
着する段階とを含むことが好ましい。
【００１１】前記段階（ａ）において、ソルダペースト
を貫通孔周囲のＴＡＢテープの上面に塗布するとよい。
また、前記貫通孔は上部側の内径が下部側の内径より大
きく形成するとよい。
を貫通孔周囲のＴＡＢテープの上面に塗布するとよい。
また、前記貫通孔は上部側の内径が下部側の内径より大
きく形成するとよい。
【００１２】前記段階（ｄ）は、（ｄ−１）開口を介し
て液状樹脂を充填することにより、チップとリード間の
電気的連結部分を封止し、その後、（ｄ−２）ＴＡＢテ
ープの下面及びこれに接着されたチップを封止する。な
お、（ｄ−２）段階を（ｄ−１）段階より先に行っても
よく、また、（ｄ−１）段階と（ｄ−２）段階を同時に
行ってもよい。
て液状樹脂を充填することにより、チップとリード間の
電気的連結部分を封止し、その後、（ｄ−２）ＴＡＢテ
ープの下面及びこれに接着されたチップを封止する。な
お、（ｄ−２）段階を（ｄ−１）段階より先に行っても
よく、また、（ｄ−１）段階と（ｄ−２）段階を同時に
行ってもよい。
【００１３】前記段階（ｄ）において、前記封止部分
が、外部接続端子より低い高さを有するように形成され
ることが好ましい。
が、外部接続端子より低い高さを有するように形成され
ることが好ましい。
【００１４】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の実施の形態を詳細に説明する。
本発明の実施の形態を詳細に説明する。
【００１５】図１は、本発明の好ましい実施形態に基づ
く、複数のＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）テープ付きのリードフレームストリップ
を示す斜視図であり、図２は、図１のＴＡＢテープの拡
大斜視図であり、図３は、図１のＴＡＢテープの底面を
示す斜視図であり、図４は、図３のＩＶ−ＩＶ線に沿っ
て切断した断面図である。
く、複数のＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）テープ付きのリードフレームストリップ
を示す斜視図であり、図２は、図１のＴＡＢテープの拡
大斜視図であり、図３は、図１のＴＡＢテープの底面を
示す斜視図であり、図４は、図３のＩＶ−ＩＶ線に沿っ
て切断した断面図である。
【００１６】図１乃至図４を参照すると、パターニング
されたＴＡＢテープ３１０が、複数のＬＯＣ（リードオ
ンチップ）リードフレームを有するリードフレームスト
リップ３００に接着される。ＴＡＢテープ３１０は、対
応するリードフレームにおけるリード２３０の下面及び
タイバー２４０の下面に接着される。より詳細には、リ
ードフレームストリップ３００は、所定の間隔で離隔さ
れた複数のインデックスホール２２２を有する一対の平
行なサイドレール２２０と、サイドレールに沿って両サ
イドレールの間に形成された複数のリードフレームとを
含む。
されたＴＡＢテープ３１０が、複数のＬＯＣ（リードオ
ンチップ）リードフレームを有するリードフレームスト
リップ３００に接着される。ＴＡＢテープ３１０は、対
応するリードフレームにおけるリード２３０の下面及び
タイバー２４０の下面に接着される。より詳細には、リ
ードフレームストリップ３００は、所定の間隔で離隔さ
れた複数のインデックスホール２２２を有する一対の平
行なサイドレール２２０と、サイドレールに沿って両サ
イドレールの間に形成された複数のリードフレームとを
含む。
【００１７】サイドレール２２０は、半導体チップパッ
ケージ組立工程の際に、リードフレームストリップを移
送するレールと接触する。インデックスホール２２２
は、移送レールのピンに挿入されることにより、リード
フレームストリップ３００の移送をインデックスする役
割をする。このＬＯＣ型リードフレームは、対向する２
列に形成された複数の、例えば、５つのリード２３０を
有する。リード２３０は、各々離隔されている。これら
の２列のリード２３０の間には開放部が存在し、ＴＡＢ
テープ３１０は、この開放部に配置される。
ケージ組立工程の際に、リードフレームストリップを移
送するレールと接触する。インデックスホール２２２
は、移送レールのピンに挿入されることにより、リード
フレームストリップ３００の移送をインデックスする役
割をする。このＬＯＣ型リードフレームは、対向する２
列に形成された複数の、例えば、５つのリード２３０を
有する。リード２３０は、各々離隔されている。これら
の２列のリード２３０の間には開放部が存在し、ＴＡＢ
テープ３１０は、この開放部に配置される。
【００１８】ＴＡＢテープ３１０は、両面に接着剤が塗
布されたポリイミドベーステープ３１２を有する。ベー
ステープ３１２の中心部に開口３１４が形成されてい
る。ベーステープ３１２の一方の面、例えば、上面に
は、２列よりなる複数（例えば、４つ）の接続リード３
１５が形成されている。接続リード３１５の末端は、開
口３１４の内側まで延長されている。ここで、各々の列
の接続リード３１５は、機械的に接触していない。各列
の接続リード３１５は、各々両面接着性を有するポリイ
ミドテープ３１６に取り付けられている。
布されたポリイミドベーステープ３１２を有する。ベー
ステープ３１２の中心部に開口３１４が形成されてい
る。ベーステープ３１２の一方の面、例えば、上面に
は、２列よりなる複数（例えば、４つ）の接続リード３
１５が形成されている。接続リード３１５の末端は、開
口３１４の内側まで延長されている。ここで、各々の列
の接続リード３１５は、機械的に接触していない。各列
の接続リード３１５は、各々両面接着性を有するポリイ
ミドテープ３１６に取り付けられている。
【００１９】ベーステープ３１２において、接続リード
３１５から離れた所定の領域には、２列よりなる複数の
貫通孔３１８が形成されている。貫通孔の数は、接続リ
ードの数と同じである。貫通孔３１８は、パンチングや
エッチングにより３〜１０ｍｉｌ（０．００８〜０．０
３ｍｍ）の内径を有するように形成される。また、貫通
孔３１８の内壁は、金やソルダよりなる導電性コーティ
ング膜３１８ａで被覆される。導電性コーティング膜３
１８ａは、無電解メッキ法により形成することができ
る。貫通孔３１８の上面には、ソルダボールのような外
部接続端子３１３が実装され、貫通孔３１８と電気的に
連結される。
３１５から離れた所定の領域には、２列よりなる複数の
貫通孔３１８が形成されている。貫通孔の数は、接続リ
ードの数と同じである。貫通孔３１８は、パンチングや
エッチングにより３〜１０ｍｉｌ（０．００８〜０．０
３ｍｍ）の内径を有するように形成される。また、貫通
孔３１８の内壁は、金やソルダよりなる導電性コーティ
ング膜３１８ａで被覆される。導電性コーティング膜３
１８ａは、無電解メッキ法により形成することができ
る。貫通孔３１８の上面には、ソルダボールのような外
部接続端子３１３が実装され、貫通孔３１８と電気的に
連結される。
【００２０】貫通孔３１８は、上部側の内径が下部側の
内径より大きくなるように形成される。これは、外部接
続端子３１３と貫通孔３１８との接触面積を増加させる
ことにより、最終パッケージの信頼性を向上させること
ができるからである。貫通孔３１８周囲のベーステープ
３１２の上面には、ソルダペースト３１７が塗布され、
これにより貫通孔３１８に外部接続端子３１３を容易に
且つ確実に実装することが可能となる。貫通孔３１８
は、回路パターン３１１を介して接続リード３１５の一
端に各々電気的に連結される。従って、接続リード３１
５、回路パターン３１１、貫通孔３１８及び外部接続端
子３１３は、互いに電気的に連結される。
内径より大きくなるように形成される。これは、外部接
続端子３１３と貫通孔３１８との接触面積を増加させる
ことにより、最終パッケージの信頼性を向上させること
ができるからである。貫通孔３１８周囲のベーステープ
３１２の上面には、ソルダペースト３１７が塗布され、
これにより貫通孔３１８に外部接続端子３１３を容易に
且つ確実に実装することが可能となる。貫通孔３１８
は、回路パターン３１１を介して接続リード３１５の一
端に各々電気的に連結される。従って、接続リード３１
５、回路パターン３１１、貫通孔３１８及び外部接続端
子３１３は、互いに電気的に連結される。
【００２１】ＴＡＢテープ３１０は、次のようにして、
リードフレームストリップ３００における対応するリー
ドフレームに各々接着される。すなわち、まず、複数の
ＴＡＢテープ３１０が、リードフレームストリップ３０
０の下方に整列される。この際、ＴＡＢテープ３１０
は、各々対応するリードフレームの下側に整列される。
次に、リフト装置（図示せず）を用いてＴＡＢテープを
上昇させるか、リードフレームストリップを下降させる
ことにより、複数のＴＡＢテープ３１０と対応する複数
のリードフレーム間の接着が同時に且つ一度に行われ
る。
リードフレームストリップ３００における対応するリー
ドフレームに各々接着される。すなわち、まず、複数の
ＴＡＢテープ３１０が、リードフレームストリップ３０
０の下方に整列される。この際、ＴＡＢテープ３１０
は、各々対応するリードフレームの下側に整列される。
次に、リフト装置（図示せず）を用いてＴＡＢテープを
上昇させるか、リードフレームストリップを下降させる
ことにより、複数のＴＡＢテープ３１０と対応する複数
のリードフレーム間の接着が同時に且つ一度に行われ
る。
【００２２】図５は、ＴＡＢテープとチップとが接着さ
れる状態を示す斜視図であり、図６は、ＴＡＢテープと
チップとが電気的に連結された状態を示す斜視図であ
る。図５及び図６に示すように、一対のポリイミドテー
プ３１６上にチップ２１０の活性面が接着される。ま
た、チップ２１０の活性面の中央に形成されたボンディ
ングパッドが、各々ボンディングワイヤ３５０により対
応する接続リード３１５に電気的に連結される。ボンデ
ィングワイヤを用いた電気的連結は、ベーステープ３１
２の開口３１４を介して行うことができる。
れる状態を示す斜視図であり、図６は、ＴＡＢテープと
チップとが電気的に連結された状態を示す斜視図であ
る。図５及び図６に示すように、一対のポリイミドテー
プ３１６上にチップ２１０の活性面が接着される。ま
た、チップ２１０の活性面の中央に形成されたボンディ
ングパッドが、各々ボンディングワイヤ３５０により対
応する接続リード３１５に電気的に連結される。ボンデ
ィングワイヤを用いた電気的連結は、ベーステープ３１
２の開口３１４を介して行うことができる。
【００２３】図７は、図６の電気的連結部分が充填され
る状態を、底面から示す斜視図であり、図８は、図７の
構造が封止される状態を示す斜視図である。図７及び図
８に示すように、電気的連結部分は、液状の樹脂３６０
を開口３１４に充填することにより封止される。また、
ベーステープ３１２の下面及びチップ２１０は、エポキ
シ成形樹脂で封止することにより、個別パッケージ体３
７０が形成される。ここで、液状樹脂又はエポキシ樹脂
を用いた封止工程の順序は逆にしてもよく、また、両封
止工程を同時に進行してもよい。
る状態を、底面から示す斜視図であり、図８は、図７の
構造が封止される状態を示す斜視図である。図７及び図
８に示すように、電気的連結部分は、液状の樹脂３６０
を開口３１４に充填することにより封止される。また、
ベーステープ３１２の下面及びチップ２１０は、エポキ
シ成形樹脂で封止することにより、個別パッケージ体３
７０が形成される。ここで、液状樹脂又はエポキシ樹脂
を用いた封止工程の順序は逆にしてもよく、また、両封
止工程を同時に進行してもよい。
【００２４】図９は、リードフレームストリップから個
別パッケージを分離する状態を示す斜視図であり、図１
０は、図９のＸ−Ｘ線に沿って切断した断面図である。
図９及び図１０に示すように、リードフレームストリッ
プ３００に結合されたベーステープ３１２を切断するこ
とにより、リードフレームストリップ３００から個別パ
ッケージ４００が分離される。すなわち、図８に示すよ
うに、ベーステープ３１２上のパッケージ体３７０が形
成された部分をパンチのような切断手段により切断する
ことにより、個別パッケージ４００が得られる。その
後、個別パッケージ４００は、各種の信頼性テストを経
て最終消費者に供給される。
別パッケージを分離する状態を示す斜視図であり、図１
０は、図９のＸ−Ｘ線に沿って切断した断面図である。
図９及び図１０に示すように、リードフレームストリッ
プ３００に結合されたベーステープ３１２を切断するこ
とにより、リードフレームストリップ３００から個別パ
ッケージ４００が分離される。すなわち、図８に示すよ
うに、ベーステープ３１２上のパッケージ体３７０が形
成された部分をパンチのような切断手段により切断する
ことにより、個別パッケージ４００が得られる。その
後、個別パッケージ４００は、各種の信頼性テストを経
て最終消費者に供給される。
【００２５】図１０にこの個別パッケージ４００の構造
を示す。図１０に示すように、チップ２１０の活性面が
ポリイミドテープ３１６の下面に接着される。チップ２
１０の活性面の中央に形成されたボンディングパッド
が、各々ボンディングワイヤ３５０により対応する接続
リード３１５に電気的に連結される。また、接続リード
３１５は、各々回路パターン３１１を介して対応する貫
通孔３１８に電気的に連結される。貫通孔３１８は、各
々対応する外部接続端子３１３と電気的に連結される。
外部接続端子３１３を容易に且つ確実に実装するため、
貫通孔３１８周囲のベーステープ３１２の上面にソルダ
ペースト３１７を塗布することが好ましい。貫通孔３１
８の内壁は、電気的連結のために、導電性コーティング
膜３１８ａで被覆される。その結果、チップ２１０のボ
ンディングパッド、接続リード３１５、回路パターン３
１１、貫通孔３１８及び外部接続端子３１３が、互いに
電気的に連結される。
を示す。図１０に示すように、チップ２１０の活性面が
ポリイミドテープ３１６の下面に接着される。チップ２
１０の活性面の中央に形成されたボンディングパッド
が、各々ボンディングワイヤ３５０により対応する接続
リード３１５に電気的に連結される。また、接続リード
３１５は、各々回路パターン３１１を介して対応する貫
通孔３１８に電気的に連結される。貫通孔３１８は、各
々対応する外部接続端子３１３と電気的に連結される。
外部接続端子３１３を容易に且つ確実に実装するため、
貫通孔３１８周囲のベーステープ３１２の上面にソルダ
ペースト３１７を塗布することが好ましい。貫通孔３１
８の内壁は、電気的連結のために、導電性コーティング
膜３１８ａで被覆される。その結果、チップ２１０のボ
ンディングパッド、接続リード３１５、回路パターン３
１１、貫通孔３１８及び外部接続端子３１３が、互いに
電気的に連結される。
【００２６】また、外部環境から保護するために、チッ
プ２１０を含むベーステープ３１２の開口部分、接続リ
ード３１５及び電気的連結部分を液状樹脂３６０で成形
する。ここで、液状樹脂３６０で成形された部分の高さ
は、外部接続端子３１３より低くしなければならない。
なぜならば、パッケージ４００を印刷回路基板のような
電子機器に実装する際に、もし成形部分の高さが外部接
続端子３１３より高ければ、実装不良が生じるととも
に、成形部分３６０に外圧が加えられて電気的連結部分
が損傷する恐れがあるからである。
プ２１０を含むベーステープ３１２の開口部分、接続リ
ード３１５及び電気的連結部分を液状樹脂３６０で成形
する。ここで、液状樹脂３６０で成形された部分の高さ
は、外部接続端子３１３より低くしなければならない。
なぜならば、パッケージ４００を印刷回路基板のような
電子機器に実装する際に、もし成形部分の高さが外部接
続端子３１３より高ければ、実装不良が生じるととも
に、成形部分３６０に外圧が加えられて電気的連結部分
が損傷する恐れがあるからである。
【００２７】さらに、チップ２１０及びベーステープ３
１２の下面がエポキシ樹脂３７０により封止されること
により、個別パッケージ４００が形成される。
１２の下面がエポキシ樹脂３７０により封止されること
により、個別パッケージ４００が形成される。
【００２８】図１１は、本発明の他の実施形態による複
数のＴＡＢテープ付きのリードフレームストリップを示
す斜視図であり、図１２は、図１１のＴＡＢテープの拡
大斜視図であり、図１３は、図１１のＴＡＢテープの底
面からみた斜視図であり、図１４は、図１３のＸＩＶ−
ＸＩＶ線に沿って切断した断面図である。
数のＴＡＢテープ付きのリードフレームストリップを示
す斜視図であり、図１２は、図１１のＴＡＢテープの拡
大斜視図であり、図１３は、図１１のＴＡＢテープの底
面からみた斜視図であり、図１４は、図１３のＸＩＶ−
ＸＩＶ線に沿って切断した断面図である。
【００２９】図１１乃至図１４に示すように、パターニ
ングされたＴＡＢテープ５１０が、複数のＬＯＣリード
フレームを有するリードフレームストリップ５００に各
々接着される。ＴＡＢテープ５１０は、対応するリード
フレームにおけるリード４３０の下面及びタイバー４４
０の下面に接着される。より詳細には、リードフレーム
ストリップ５００は、所定の間隔で離隔された複数のイ
ンデックスホール４２２を有する一対の平行なサイドレ
ール４２０と、サイドレール４２０に沿って両サイドレ
ールの間に形成された複数のリードフレームとを含む。
ングされたＴＡＢテープ５１０が、複数のＬＯＣリード
フレームを有するリードフレームストリップ５００に各
々接着される。ＴＡＢテープ５１０は、対応するリード
フレームにおけるリード４３０の下面及びタイバー４４
０の下面に接着される。より詳細には、リードフレーム
ストリップ５００は、所定の間隔で離隔された複数のイ
ンデックスホール４２２を有する一対の平行なサイドレ
ール４２０と、サイドレール４２０に沿って両サイドレ
ールの間に形成された複数のリードフレームとを含む。
【００３０】サイドレール４２０は、半導体チップパッ
ケージ組立工程の際にリードフレームストリップを移送
するレールと接触する。インデックスホール４２２は、
移送レールのピンに挿入されることにより、リードフレ
ームストリップ５００の移送をインデックスする役割を
する。このＬＯＣ型リードフレームは、対向する２列に
形成された複数の、例えば、５つのリード４３０を有す
る。リード４３０は、各々離隔されている。これらの２
列のリード４３０の間には開放部が存在し、ＴＡＢテー
プ５１０は、この開放部に配置される。
ケージ組立工程の際にリードフレームストリップを移送
するレールと接触する。インデックスホール４２２は、
移送レールのピンに挿入されることにより、リードフレ
ームストリップ５００の移送をインデックスする役割を
する。このＬＯＣ型リードフレームは、対向する２列に
形成された複数の、例えば、５つのリード４３０を有す
る。リード４３０は、各々離隔されている。これらの２
列のリード４３０の間には開放部が存在し、ＴＡＢテー
プ５１０は、この開放部に配置される。
【００３１】ＴＡＢテープ５１０は、両面に接着剤が塗
布されたポリイミドベーステープ５１２を有する。ベー
ステープ５１２の両側部に沿って一対の開口５１４が形
成されている。ベーステープ５１２の一方の面、例え
ば、上面には、２列よりなる複数（例えば、４つ）の接
続リード５１５が形成されている。接続リード５１５の
末端は、開口５１４の中央まで延長されている。ここ
で、各々の接続リード５１５は、機械的に接触しない。
接続リード５１５は、各々両面接着性を有するポリイミ
ドテープ５１６に取り付けられている。
布されたポリイミドベーステープ５１２を有する。ベー
ステープ５１２の両側部に沿って一対の開口５１４が形
成されている。ベーステープ５１２の一方の面、例え
ば、上面には、２列よりなる複数（例えば、４つ）の接
続リード５１５が形成されている。接続リード５１５の
末端は、開口５１４の中央まで延長されている。ここ
で、各々の接続リード５１５は、機械的に接触しない。
接続リード５１５は、各々両面接着性を有するポリイミ
ドテープ５１６に取り付けられている。
【００３２】ベーステープ５１２において、接続リード
５１５から離れた所定の領域には、２列よりなる複数の
貫通孔５１８が形成されている。貫通孔の数は、接続リ
ードの数と同じである。貫通孔５１８は、パンチングや
エッチングにより３〜１０ｍｉｌ（０．００８〜０．０
３ｍｍ）の内径を有するように形成される。また、貫通
孔５１８の内壁は、金やソルダよりなる導電性コーティ
ング膜５１８ａで被覆される。導電性コーティング膜５
１８ａは、無電解メッキ法により形成することができ
る。貫通孔５１８の上面には、ソルダボールのような外
部接続端子５１３が実装され、貫通孔５１８と電気的に
連結される。
５１５から離れた所定の領域には、２列よりなる複数の
貫通孔５１８が形成されている。貫通孔の数は、接続リ
ードの数と同じである。貫通孔５１８は、パンチングや
エッチングにより３〜１０ｍｉｌ（０．００８〜０．０
３ｍｍ）の内径を有するように形成される。また、貫通
孔５１８の内壁は、金やソルダよりなる導電性コーティ
ング膜５１８ａで被覆される。導電性コーティング膜５
１８ａは、無電解メッキ法により形成することができ
る。貫通孔５１８の上面には、ソルダボールのような外
部接続端子５１３が実装され、貫通孔５１８と電気的に
連結される。
【００３３】貫通孔５１８は、上部側の内径が下部側の
内径より大きく形成される。これは、外部接続端子５１
３と貫通孔５１８との接触面積を増加させることによ
り、最終パッケージの信頼性を向上させるためである。
貫通孔５１８周囲のベーステープ５１２の上面には、ソ
ルダペースト５１７が塗布され、これにより貫通孔５１
８に外部接続端子５１３を容易に且つ確実に実装するこ
とができる。貫通孔５１８は、回路パターン５１１を介
して接続リード５１５の一端に各々電気的に連結され
る。従って、接続リード５１５、回路パターン５１１、
貫通孔５１８及び外部接続端子５１３が、互いに電気的
に連結される。
内径より大きく形成される。これは、外部接続端子５１
３と貫通孔５１８との接触面積を増加させることによ
り、最終パッケージの信頼性を向上させるためである。
貫通孔５１８周囲のベーステープ５１２の上面には、ソ
ルダペースト５１７が塗布され、これにより貫通孔５１
８に外部接続端子５１３を容易に且つ確実に実装するこ
とができる。貫通孔５１８は、回路パターン５１１を介
して接続リード５１５の一端に各々電気的に連結され
る。従って、接続リード５１５、回路パターン５１１、
貫通孔５１８及び外部接続端子５１３が、互いに電気的
に連結される。
【００３４】ＴＡＢテープ５１０は、次のようにしてリ
ードフレームストリップ５００における対応するリード
フレームに各々接着される。すなわち、まず、複数のＴ
ＡＢテープ５１０が、リードフレームストリップ５００
の下側に整列される。この際、ＴＡＢテープ５１０は、
各々対応するリードフレームの下側に整列される。次
に、リフト装置（図示せず）を用いてＴＡＢテープを上
昇させるか、または、リードフレームストリップを下降
させることにより、複数のＴＡＢテープ５１０と対応す
る複数のリードフレームとの接着を一度に行う。
ードフレームストリップ５００における対応するリード
フレームに各々接着される。すなわち、まず、複数のＴ
ＡＢテープ５１０が、リードフレームストリップ５００
の下側に整列される。この際、ＴＡＢテープ５１０は、
各々対応するリードフレームの下側に整列される。次
に、リフト装置（図示せず）を用いてＴＡＢテープを上
昇させるか、または、リードフレームストリップを下降
させることにより、複数のＴＡＢテープ５１０と対応す
る複数のリードフレームとの接着を一度に行う。
【００３５】図１５は、ＴＡＢテープ５１０とチップ４
１０とが接着される状態を示す斜視図であり、図１６
は、ＴＡＢテープ５１０とチップ４１０とが電気的に連
結された状態を示す斜視図である。図１５及び図１６に
示すように、一対のポリイミドテープ５１６上にチップ
４１０の活性面が接着される。また、チップ４１０の活
性面の中央に形成されたボンディングパッドが、各々ボ
ンディングワイヤ５５０を介して対応する接続リード５
１５に電気的に連結される。ボンディングワイヤを用い
た電気的連結は、ベーステープ５１２の一対の開口５１
４を介して行うことができる。
１０とが接着される状態を示す斜視図であり、図１６
は、ＴＡＢテープ５１０とチップ４１０とが電気的に連
結された状態を示す斜視図である。図１５及び図１６に
示すように、一対のポリイミドテープ５１６上にチップ
４１０の活性面が接着される。また、チップ４１０の活
性面の中央に形成されたボンディングパッドが、各々ボ
ンディングワイヤ５５０を介して対応する接続リード５
１５に電気的に連結される。ボンディングワイヤを用い
た電気的連結は、ベーステープ５１２の一対の開口５１
４を介して行うことができる。
【００３６】図１７は、図１６の電気的連結部分が封止
される状態を底面から示す斜視図であり、図１８は、図
１７の構造が封止される状態を示す斜視図である。図１
７及び図１８に示すように、電気的連結部分は、液状の
樹脂５６０を一対の開口５１４に充填することにより封
止される。また、ベーステープ５１２の下面及びチップ
４１０は、エポキシ成形樹脂５７０で封止されることに
より、パッケージ体に形成される。ここで、液状樹脂及
びエポキシ成形樹脂を用いた封止工程の手順を逆にして
もよく、また、両封止工程を同時に進行してもよい。
される状態を底面から示す斜視図であり、図１８は、図
１７の構造が封止される状態を示す斜視図である。図１
７及び図１８に示すように、電気的連結部分は、液状の
樹脂５６０を一対の開口５１４に充填することにより封
止される。また、ベーステープ５１２の下面及びチップ
４１０は、エポキシ成形樹脂５７０で封止されることに
より、パッケージ体に形成される。ここで、液状樹脂及
びエポキシ成形樹脂を用いた封止工程の手順を逆にして
もよく、また、両封止工程を同時に進行してもよい。
【００３７】図１９は、リードフレームストリップから
個別パッケージを分離する状態を示す斜視図であり、図
２０は、図１９のＸＸ−ＸＸ線に沿って切断した断面図
である。図１９及び図２０に示すように、リードフレー
ムストリップ５００に結合されたベーステープ５１２を
切断することにより、リードフレームストリップ５００
から個別パッケージ６００が分離される。すなわち、図
１８に示したように、ベーステープ５１２上のパッケー
ジ体５７０が形成された部分が、パンチのような切断手
段により切断されることにより、個別パッケージ６００
が得られる。その後、個別パッケージ６００は、各種の
信頼性テストを経て最終消費者に供給される。
個別パッケージを分離する状態を示す斜視図であり、図
２０は、図１９のＸＸ−ＸＸ線に沿って切断した断面図
である。図１９及び図２０に示すように、リードフレー
ムストリップ５００に結合されたベーステープ５１２を
切断することにより、リードフレームストリップ５００
から個別パッケージ６００が分離される。すなわち、図
１８に示したように、ベーステープ５１２上のパッケー
ジ体５７０が形成された部分が、パンチのような切断手
段により切断されることにより、個別パッケージ６００
が得られる。その後、個別パッケージ６００は、各種の
信頼性テストを経て最終消費者に供給される。
【００３８】図２０に個別パッケージ６００の構造を示
す。図２０に示すように、チップ４１０の活性面がポリ
イミドテープ５１６の下面に接着される。チップ４１０
の活性面の中央に形成されたボンディングパッドが、各
々ボンディングワイヤ５５０を介して対応する接続リー
ド５１５に電気的に連結される。また、接続リード５１
５は、各々回路パターン５１１を介して対応する貫通孔
５１８に電気的に連結される。貫通孔５１８は、各々対
応する外部接続端子５１３と電気的に連結される。外部
接続端子５１３を容易に且つ確実に実装するために、貫
通孔５１８周囲のベーステープ５１２の上面にソルダペ
ースト５１７を塗布することが好ましい。貫通孔５１８
の内壁は、電気的連結のために、導電性コーティング膜
５１８ａで被覆される。その結果、チップ４１０のボン
ディングパッド、接続リード５１５、回路パターン５１
１、貫通孔５１８及び外部接続端子５１３が、互いに電
気的に連結される。
す。図２０に示すように、チップ４１０の活性面がポリ
イミドテープ５１６の下面に接着される。チップ４１０
の活性面の中央に形成されたボンディングパッドが、各
々ボンディングワイヤ５５０を介して対応する接続リー
ド５１５に電気的に連結される。また、接続リード５１
５は、各々回路パターン５１１を介して対応する貫通孔
５１８に電気的に連結される。貫通孔５１８は、各々対
応する外部接続端子５１３と電気的に連結される。外部
接続端子５１３を容易に且つ確実に実装するために、貫
通孔５１８周囲のベーステープ５１２の上面にソルダペ
ースト５１７を塗布することが好ましい。貫通孔５１８
の内壁は、電気的連結のために、導電性コーティング膜
５１８ａで被覆される。その結果、チップ４１０のボン
ディングパッド、接続リード５１５、回路パターン５１
１、貫通孔５１８及び外部接続端子５１３が、互いに電
気的に連結される。
【００３９】また、外部環境から保護するために、チッ
プ４１０を含むベーステープ５１２の開口部分、接続リ
ード５５０及び電気的連結部分に液状樹脂５６０を成形
して封止する。ここで、液状樹脂５６０で成形された部
分の高さは、外部接続端子５１３より低くしなければな
らない。なぜならば、パッケージ６００を印刷回路基板
のような電子機器に実装する際に、もし成形された樹脂
部分５６０の高さが外部接続端子５１３より高ければ、
実装不良が生じるとともに、液状樹脂５６０に外圧が加
えられて電気的連結部分が損傷する恐れがあるからであ
る。
プ４１０を含むベーステープ５１２の開口部分、接続リ
ード５５０及び電気的連結部分に液状樹脂５６０を成形
して封止する。ここで、液状樹脂５６０で成形された部
分の高さは、外部接続端子５１３より低くしなければな
らない。なぜならば、パッケージ６００を印刷回路基板
のような電子機器に実装する際に、もし成形された樹脂
部分５６０の高さが外部接続端子５１３より高ければ、
実装不良が生じるとともに、液状樹脂５６０に外圧が加
えられて電気的連結部分が損傷する恐れがあるからであ
る。
【００４０】さらに、チップ４１０及びベーステープ５
１２の下面がエポキシ樹脂５７０により封止されること
により、パッケージ体が形成される。
１２の下面がエポキシ樹脂５７０により封止されること
により、パッケージ体が形成される。
【００４１】なお、外部接続端子の形成段階は、上述の
工程に沿って準備されたＴＡＢテープ上に外部接続端子
を形成することが好ましいが、これに限定されるもので
はなく本発明による製造工程におけるどの段階でも可能
である。
工程に沿って準備されたＴＡＢテープ上に外部接続端子
を形成することが好ましいが、これに限定されるもので
はなく本発明による製造工程におけるどの段階でも可能
である。
【００４２】また、上述の実施形態において、チップの
ボンディングパッド、接続リード及び貫通孔の数が８つ
の場合を説明したが、これに限定されるものではない。
さらに、チップとＴＡＢテープの接続リード間の電気的
連結は、ワイヤボンディング法に限定されるものではな
く、従来のＴＡＢ製品のようにバンプを用いて行うこと
もできる。
ボンディングパッド、接続リード及び貫通孔の数が８つ
の場合を説明したが、これに限定されるものではない。
さらに、チップとＴＡＢテープの接続リード間の電気的
連結は、ワイヤボンディング法に限定されるものではな
く、従来のＴＡＢ製品のようにバンプを用いて行うこと
もできる。
【００４３】
【発明の効果】以上説明したように、本発明によると、
複数のリードフレームを有するリードフレームストリッ
プ及び既存の生産装備を用いて複数のＣＳＰを同時に製
造することができ、これにより、製造費用を節減するこ
とができる。
複数のリードフレームを有するリードフレームストリッ
プ及び既存の生産装備を用いて複数のＣＳＰを同時に製
造することができ、これにより、製造費用を節減するこ
とができる。
【図１】本発明の一実施形態による複数のＴＡＢテープ
付きのリードフレームストリップを示す斜視図である。
付きのリードフレームストリップを示す斜視図である。
【図２】図１のＴＡＢテープの拡大斜視図である。
【図３】図１のＴＡＢテープを底面からみた斜視図であ
る。
る。
【図４】図３のＩＶ−ＩＶ線に沿って切断した断面図で
ある。
ある。
【図５】ＴＡＢテープとチップとが接着される状態を示
す斜視図である。
す斜視図である。
【図６】ＴＡＢテープとチップとが電気的に連結された
状態を示す斜視図である。
状態を示す斜視図である。
【図７】図６の電気的連結部分が封止される状態を底面
から示す斜視図である。
から示す斜視図である。
【図８】図７の構造が封止される状態を示す斜視図であ
る。
る。
【図９】リードフレームストリップから個別パッケージ
が分離される状態を示す斜視図である。
が分離される状態を示す斜視図である。
【図１０】図９のＸ−Ｘ線に沿って切断した断面図であ
る。
る。
【図１１】本発明の他の実施形態による複数のＴＡＢテ
ープ付きのリードフレームストリップを示す斜視図であ
る。
ープ付きのリードフレームストリップを示す斜視図であ
る。
【図１２】図１１のＴＡＢテープの拡大斜視図である。
【図１３】図１１のＴＡＢテープを底面からみた斜視図
である。
である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿って切断した
断面図である。
断面図である。
【図１５】ＴＡＢテープとチップとが接着される状態を
示す斜視図である。
示す斜視図である。
【図１６】ＴＡＢテープとチップとが電気的に連結され
た状態を示す斜視図である。
た状態を示す斜視図である。
【図１７】図１６の電気的連結部分が封止された状態を
底面から示す斜視図である。
底面から示す斜視図である。
【図１８】図１７の構造が封止される状態を示す斜視図
である。
である。
【図１９】リードフレームストリップから個別パッケー
ジが分離される状態を示す斜視図である。
ジが分離される状態を示す斜視図である。
【図２０】図１９のＸＸ−ＸＸ線に沿って切断した断面
図である。
図である。
【図２１】テセラ社製の従来のチップスケールパッケー
ジの一例を示す模式的断面図である。
ジの一例を示す模式的断面図である。
【図２２】三菱社製の従来のチップスケールパッケージ
の一例を示す一部切欠斜視図である。
の一例を示す一部切欠斜視図である。
２１０、４１０ チップ ２２０、４２０ サイドレール ２２２、４２２ インデックスホール ２３０、４３０ リード ２４０、４４０ タイバー ３００、５００ リードフレームストリップ ３１０、５１０ ＴＡＢテープ ３１１、５１１ 回路パターン ３１２、５１２ ベーステープ ３１３、５１３ 外部接続端子 ３１４、５１４ 開口 ３１５、５１５ 接続リード ３１６、５１６ ポリイミドテープ ３１７、５１７ ソルダペースト ３１８、５１８ 貫通孔 ３５０、５５０ ボンディングワイヤ ３６０、５６０ 液状樹脂 ３７０、５７０ パッケージ体 ４００、６００ 個別パッケージ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 311 H01L 23/12
Claims (12)
- 【請求項１】 （ａ）複数のリードフレームから構成さ
れ、対向する列に並設された複数のリードと、タイバー
と、リード及びタイバーと一体に形成された一対の対向
サイドレールとを含むリードフレームストリップと、 少なくとも１つの開口と内壁に導電性コーティング膜が
形成された複数の貫通孔とが形成されたベーステープ
と、ベーステープの下面に形成され、開口の中心に向か
って延長され、対応する貫通孔と各々電気的に連結され
る複数の接続リードと、接続リードに接着される接着テ
ープと、対応する貫通孔に各々電気的に連結され、ベー
ステープの上面に形成された複数の外部接続端子とを含
む複数のＴＡＢテープと、を用意する段階と、 （ｂ）リードフレームにおけるリードの下面及びタイバ
ーの下面をＴＡＢテープの上面に接着させる段階と、 （ｃ）複数のチップを各々対応する開口に整合させて接
着テープの下面に取り付け、チップと接続リードとを電
気的に連結する段階と、 （ｄ）開口とチップ及び電気的連結部分を成形樹脂で封
止することにより個別パッケージを形成する段階と、 （ｅ）リードフレームストリップから個別パッケージを
分離する段階と、を含むことを特徴とするチップスケー
ルパッケージの製造方法。 - 【請求項２】 前記段階（ｂ）は、（ｆ）リードフレー
ムストリップのリードフレームの下方に各々ＴＡＢテー
プを整列する段階と、（ｇ）リードフレームにおけるタ
イバーの上面及びリードの上面にＴＡＢテープの上面を
接着する段階とを含むことを特徴とする請求項１記載の
製造方法。 - 【請求項３】 複数のＴＡＢテープがリードフレームス
トリップの対応する各々のリードフレームに同時に接着
されることを特徴とする請求項１又は２記載の製造方
法。 - 【請求項４】 前記段階（ａ）において、ソルダペース
トが貫通孔周囲のＴＡＢテープの上面に塗布されること
を特徴とする請求項１記載の製造方法。 - 【請求項５】 前記貫通孔は上部側の内径が下部側の内
径より大きくなっていることを特徴とする請求項１記載
の製造方法。 - 【請求項６】 前記外部接続端子は対応する貫通孔に各
々実装され電気的に連結されることを特徴とする請求項
５記載の製造方法。 - 【請求項７】 前記段階（ｄ）は、（ｄ−１）開口を介
して液状樹脂を充填することにより、チップとリード間
の電気的連結部分を封止する段階と、（ｄ−２）ＴＡＢ
テープの下面及びこれに接着されたチップを封止する段
階とを含むことを特徴とする請求項１記載の製造方法。 - 【請求項８】 前記段階（ｄ）は、（ｄ−１）ＴＡＢテ
ープの下面及びこれに接着されたチップを封止する段階
と、（ｄー２）開口を介して液状樹脂を充填することに
より、チップとリード間の電気的連結部分を封止する段
階とを含むことを特徴とする請求項１記載の製造方法。 - 【請求項９】 前記段階（ｄ）は、（ｄ−１）開口を介
して液状樹脂を充填することにより、チップとリード間
の電気的連結部分を封止する段階と、（ｄ−２）ＴＡＢ
テープの下面及びこれに接着されたチップを封止する段
階とを含み、前記段階（ｄ−１）及び（ｄ−２）は同時
に行われることを特徴とする請求項１記載の製造方法。 - 【請求項１０】 １つの開口が、ベーステープの中心部
に形成されることを特徴とする請求項１記載の製造方
法。 - 【請求項１１】 一対の開口が、ベーステープの対向す
る周縁部に形成されることを特徴とする請求項１記載の
製造方法。 - 【請求項１２】 前記段階（ｄ）において、前記封止部
分が、外部接続端子より低い高さを有するように形成さ
れることを特徴とする請求項１記載の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960028597A KR0185570B1 (ko) | 1996-07-15 | 1996-07-15 | 칩 스케일 패키지의 제조 방법 |
| KR1996-28597 | 1996-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064952A JPH1064952A (ja) | 1998-03-06 |
| JP2895022B2 true JP2895022B2 (ja) | 1999-05-24 |
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| KR (1) | KR0185570B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333564B1 (en) | 1998-06-22 | 2001-12-25 | Fujitsu Limited | Surface mount type semiconductor device and method of producing the same having an interposing layer electrically connecting the semiconductor chip with protrusion electrodes |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574858B1 (en) * | 1998-02-13 | 2003-06-10 | Micron Technology, Inc. | Method of manufacturing a chip package |
| KR100532863B1 (ko) * | 1998-06-25 | 2006-05-17 | 삼성전자주식회사 | 탄성 중합체를 사용하는 반도체 패키지 |
| JP3301985B2 (ja) * | 1998-10-07 | 2002-07-15 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| US6241907B1 (en) * | 1998-12-09 | 2001-06-05 | Advanced Micro Devices, Inc. | Method and system for providing a package for decapsulating a chip-scale package |
| US6387732B1 (en) * | 1999-06-18 | 2002-05-14 | Micron Technology, Inc. | Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby |
| US6975021B1 (en) * | 1999-09-03 | 2005-12-13 | Micron Technology, Inc. | Carrier for substrate film |
| US6534861B1 (en) * | 1999-11-15 | 2003-03-18 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
| US6492726B1 (en) | 2000-09-22 | 2002-12-10 | Chartered Semiconductor Manufacturing Ltd. | Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection |
| KR100648509B1 (ko) * | 2000-12-06 | 2006-11-24 | 삼성전자주식회사 | 테이프형 리드 프레임 스트립과 이를 이용한 리드 노출형반도체 칩 패키지 및 제조 방법 |
| KR20030018739A (ko) | 2001-08-31 | 2003-03-06 | 삼성전자주식회사 | 광디스크 플레이어의 트레이 개폐 제어 방법 및 이에적합한 장치 |
| US6987034B1 (en) | 2002-01-09 | 2006-01-17 | Bridge Semiconductor Corporation | Method of making a semiconductor package device that includes singulating and trimming a lead |
| US7190060B1 (en) | 2002-01-09 | 2007-03-13 | Bridge Semiconductor Corporation | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same |
| US6891276B1 (en) | 2002-01-09 | 2005-05-10 | Bridge Semiconductor Corporation | Semiconductor package device |
| US6936495B1 (en) | 2002-01-09 | 2005-08-30 | Bridge Semiconductor Corporation | Method of making an optoelectronic semiconductor package device |
| KR100541654B1 (ko) * | 2003-12-02 | 2006-01-12 | 삼성전자주식회사 | 배선기판 및 이를 이용한 고체 촬상용 반도체 장치 |
| DE102006028815B3 (de) * | 2006-06-21 | 2007-08-30 | Hansa Tronic Gmbh | Verfahren zur Herstellung eines elektrischen Hybridbauteils |
| US8169081B1 (en) | 2007-12-27 | 2012-05-01 | Volterra Semiconductor Corporation | Conductive routings in integrated circuits using under bump metallization |
| US8011950B2 (en) | 2009-02-18 | 2011-09-06 | Cinch Connectors, Inc. | Electrical connector |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB732437A (en) * | 1951-10-03 | 1955-06-22 | Technograph Printed Circuits L | Electric circuit components |
| US3226802A (en) * | 1959-10-08 | 1966-01-04 | Acf Ind Inc | Method of making a matrix board system |
| US3160790A (en) * | 1962-04-06 | 1964-12-08 | Mittler Sheldon | Tubular electric circuits and component mounted thereon |
| US3342927A (en) * | 1966-01-10 | 1967-09-19 | Gen Dynamics Corp | Weldable tab for printed circuits and method of fabrication |
| US3614832A (en) * | 1966-03-09 | 1971-10-26 | Ibm | Decal connectors and methods of forming decal connections to solid state devices |
| US3537175A (en) * | 1966-11-09 | 1970-11-03 | Advalloy Inc | Lead frame for semiconductor devices and method for making same |
| GB1209158A (en) * | 1967-12-05 | 1970-10-21 | Howard Electronic Ind Ltd | Device for testing experimental circuits |
| US4892245A (en) * | 1988-11-21 | 1990-01-09 | Honeywell Inc. | Controlled compression furnace bonding |
| JP2982450B2 (ja) * | 1991-11-26 | 1999-11-22 | 日本電気株式会社 | フィルムキャリア半導体装置及びその製造方法 |
| EP0569949A3 (en) * | 1992-05-12 | 1994-06-15 | Akira Kitahara | Surface mount components and semifinished products thereof |
-
1996
- 1996-07-15 KR KR1019960028597A patent/KR0185570B1/ko not_active IP Right Cessation
-
1997
- 1997-05-07 JP JP9117179A patent/JP2895022B2/ja not_active Expired - Fee Related
- 1997-06-30 US US08/885,795 patent/US5951804A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333564B1 (en) | 1998-06-22 | 2001-12-25 | Fujitsu Limited | Surface mount type semiconductor device and method of producing the same having an interposing layer electrically connecting the semiconductor chip with protrusion electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| US5951804A (en) | 1999-09-14 |
| JPH1064952A (ja) | 1998-03-06 |
| KR0185570B1 (ko) | 1999-03-20 |
| KR980012324A (ko) | 1998-04-30 |
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