JP3024046B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- semiconductor package
- semiconductor element
- lead
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＴＡＢ（Tape Automat
ed Bonding）方式を用いた半導体パッケージに関する。
ed Bonding）方式を用いた半導体パッケージに関する。
【０００２】
【従来の技術】従来、半導体素子を基板に実装する際に
は、図７に示すように、半導体素子１を金属片あるいは
金属球２０ｂを介して電気的に接続するように、基板９
０に直接搭載し、半導体素子１の回路面、金属片あるい
は金属球２０ｂ及び基板９０の端子を樹脂４で封止を行
なっていた。
は、図７に示すように、半導体素子１を金属片あるいは
金属球２０ｂを介して電気的に接続するように、基板９
０に直接搭載し、半導体素子１の回路面、金属片あるい
は金属球２０ｂ及び基板９０の端子を樹脂４で封止を行
なっていた。
【０００３】また、従来のＴＡＢ方式を用いた半導体パ
ッケージを基板に実装した場合を図８に示す。従来の半
導体パッケージ１００は、リードパターンが形成された
フィルム基材すなわちＴＡＢテープ１０３にバンプ１０
１を介して半導体素子１を接続し、金型（図示せず）に
よって樹脂封止し、リード２００のアウターリード２０
１の部分をガルウイング状に形成したものである。そし
て、この半導体パッケージ１００のアウターリード２０
１の端部を半田１０２等を用いて基板９０に実装させて
いた。
ッケージを基板に実装した場合を図８に示す。従来の半
導体パッケージ１００は、リードパターンが形成された
フィルム基材すなわちＴＡＢテープ１０３にバンプ１０
１を介して半導体素子１を接続し、金型（図示せず）に
よって樹脂封止し、リード２００のアウターリード２０
１の部分をガルウイング状に形成したものである。そし
て、この半導体パッケージ１００のアウターリード２０
１の端部を半田１０２等を用いて基板９０に実装させて
いた。
【０００４】
【発明が解決しようとする課題】ところで、図７に示す
ように、半導体素子１を基板９０に実装する場合は、半
導体素子１を金属片あるいは金属球２０ｂを介して基板
９０に直接搭載するため、半導体素子１の電気特性の検
査を確実に行なうことができず、不良品を基板９０に搭
載する可能性があり、歩留まりが悪かった。
ように、半導体素子１を基板９０に実装する場合は、半
導体素子１を金属片あるいは金属球２０ｂを介して基板
９０に直接搭載するため、半導体素子１の電気特性の検
査を確実に行なうことができず、不良品を基板９０に搭
載する可能性があり、歩留まりが悪かった。
【０００５】また、図８に示すように、従来の半導体パ
ッケージ１００では、多ピン化に伴い、パッケージサイ
ズが大きくなり、そのために基板９０への実装面積が大
きくなるという問題があった。さらに、多ピン化・狭ピ
ッチ化のためにリード２００の厚さは薄くなり、リード
２００の強度不足による変形が生じ、基板９０等への実
装において接続不良が発生するという問題があった。
ッケージ１００では、多ピン化に伴い、パッケージサイ
ズが大きくなり、そのために基板９０への実装面積が大
きくなるという問題があった。さらに、多ピン化・狭ピ
ッチ化のためにリード２００の厚さは薄くなり、リード
２００の強度不足による変形が生じ、基板９０等への実
装において接続不良が発生するという問題があった。
【０００６】そこで本発明は、上記課題を解決するため
になされたもので、半導体素子の電気特性の検査を確実
にでき、かつ基板等への実装面積を縮小できる半導体パ
ッケージを提供することを目的とする。
になされたもので、半導体素子の電気特性の検査を確実
にでき、かつ基板等への実装面積を縮小できる半導体パ
ッケージを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体素子に電気的に接続される導体リ
ードを絶縁性フィルム基材上に形成し、前記導体リード
は電気特性検査を行うテストパッド部を有し、前記導体
リードのインナーリードに前記半導体素子が接続される
半導体パッケージにおいて、前記半導体素子と前記イン
ナーリードとが接続しているインナーリードの面とは反
対の面に導電性部材が設けられているものである。
に、本発明は、半導体素子に電気的に接続される導体リ
ードを絶縁性フィルム基材上に形成し、前記導体リード
は電気特性検査を行うテストパッド部を有し、前記導体
リードのインナーリードに前記半導体素子が接続される
半導体パッケージにおいて、前記半導体素子と前記イン
ナーリードとが接続しているインナーリードの面とは反
対の面に導電性部材が設けられているものである。
【０００８】また、少なくとも前記半導体素子の回路面
と前記インナーリードと前記導電性部材の一部とが樹脂
封止され、前記導電性部材の一部が樹脂の外部に露出し
ているものである。
と前記インナーリードと前記導電性部材の一部とが樹脂
封止され、前記導電性部材の一部が樹脂の外部に露出し
ているものである。
【０００９】さらに、前記半導体素子と前記インナーリ
ードとがバンプを介して接続しており、前記バンプは金
属よりなる金属部材であり、前記金属部材は金属球であ
るのが望ましい。
ードとがバンプを介して接続しており、前記バンプは金
属よりなる金属部材であり、前記金属部材は金属球であ
るのが望ましい。
【００１０】また、前記導電性部材は金属よりなる金属
部材であり、前記金属部材は金属球であるのが望まし
い。
部材であり、前記金属部材は金属球であるのが望まし
い。
【００１１】
【作用】本発明は、上記の構成により、リードのテスト
パッド部を用いて半導体素子の電気特性の検査を確実に
行なうことができる。また、半導体素子から電気的信号
を外部へ取り出すための金属球のような導電性部材を、
半導体素子の端子と接続している面とは反対のインナー
リードの面に接続したので、アウターリードを使用せず
に基板等への接続ができ、基板等への実装面積を縮小で
きる。
パッド部を用いて半導体素子の電気特性の検査を確実に
行なうことができる。また、半導体素子から電気的信号
を外部へ取り出すための金属球のような導電性部材を、
半導体素子の端子と接続している面とは反対のインナー
リードの面に接続したので、アウターリードを使用せず
に基板等への接続ができ、基板等への実装面積を縮小で
きる。
【００１２】
【実施例】本発明の第一実施例である半導体パッケージ
を図１と図２を参照して説明する。図１は本発明の第一
実施例である半導体パッケージの断面図、図２は図１の
半導体パッケージの上面及び裏面を同時に示す平面図で
ある。
を図１と図２を参照して説明する。図１は本発明の第一
実施例である半導体パッケージの断面図、図２は図１の
半導体パッケージの上面及び裏面を同時に示す平面図で
ある。
【００１３】図１に示すように、半導体パッケージ４０
では、半導体素子１と、リード２がパターン形成された
フィルム基材３を有するフィルムキャリア３０とを有
し、金属球２０′を介して半導体素子１とフィルムキャ
リア３０のインナーリード２ｂとが電気的に接続されて
いる。そして、金属球２０′と接続しているインナーリ
ード２ｂの面と反対側のインナーリード２ｂの面に金属
球２０が電気的に接続している。半導体素子１の主に回
路面、リード２の一部、金属球２０及び金属球２０′が
ポッティング法等により樹脂４で封止されている。な
お、金属球２０及び２０′には金を用いるのが好まし
い。また、フィルムキャリア３０においてフィルム基材
３上に形成されたリード２は、図２に示すように、各々
の先端にテストパッド２ａが形成されている。
では、半導体素子１と、リード２がパターン形成された
フィルム基材３を有するフィルムキャリア３０とを有
し、金属球２０′を介して半導体素子１とフィルムキャ
リア３０のインナーリード２ｂとが電気的に接続されて
いる。そして、金属球２０′と接続しているインナーリ
ード２ｂの面と反対側のインナーリード２ｂの面に金属
球２０が電気的に接続している。半導体素子１の主に回
路面、リード２の一部、金属球２０及び金属球２０′が
ポッティング法等により樹脂４で封止されている。な
お、金属球２０及び２０′には金を用いるのが好まし
い。また、フィルムキャリア３０においてフィルム基材
３上に形成されたリード２は、図２に示すように、各々
の先端にテストパッド２ａが形成されている。
【００１４】なお、本実施例では、金属球２０′とイン
ナーリード２ｂが接続している面とは反対のインナーリ
ード２ｂの面に金属球２０が接続されているが、金属球
２０と金属球２０′はインナーリード２ｂを介して電気
的に接続されていればよい。また、図２の上面に示すよ
うに、金属球２０は必ず樹脂４より露出するように樹脂
封止されている。また、図２の裏面に示すように、半導
体素子１の底面は樹脂封止されず、露出していてもよ
い。
ナーリード２ｂが接続している面とは反対のインナーリ
ード２ｂの面に金属球２０が接続されているが、金属球
２０と金属球２０′はインナーリード２ｂを介して電気
的に接続されていればよい。また、図２の上面に示すよ
うに、金属球２０は必ず樹脂４より露出するように樹脂
封止されている。また、図２の裏面に示すように、半導
体素子１の底面は樹脂封止されず、露出していてもよ
い。
【００１５】本発明の第一実施例である半導体パッケー
ジの製造方法を図３に示す。
ジの製造方法を図３に示す。
【００１６】まず、図３（Ａ）に示すように、半導体素
子１の電極部（図示せず）の位置と一致するように配列
板６０に配列させた金属球２０′を半導体素子１の電極
部に接続する。なお、配列板６０は真空吸着によって金
属球２０′を固定させていてもよい。ここで、配列板６
０は、金属球２０′を所望の位置に配列し固定させるた
めに、配列板６０の表面の金属球２０′を配列する位置
に真空吸着のための孔が設けられている。
子１の電極部（図示せず）の位置と一致するように配列
板６０に配列させた金属球２０′を半導体素子１の電極
部に接続する。なお、配列板６０は真空吸着によって金
属球２０′を固定させていてもよい。ここで、配列板６
０は、金属球２０′を所望の位置に配列し固定させるた
めに、配列板６０の表面の金属球２０′を配列する位置
に真空吸着のための孔が設けられている。
【００１７】次に、図３（Ｂ）に示すように、ボンディ
ングツール５０を用いてフィルムキャリア３０に形成さ
れたリード２のインナーリード２ｂと金属球２０′を熱
圧着等により圧着する。
ングツール５０を用いてフィルムキャリア３０に形成さ
れたリード２のインナーリード２ｂと金属球２０′を熱
圧着等により圧着する。
【００１８】そして、図３（Ｃ）に示すように、配列板
６０を用いて金属球２０を所望の位置に配列させ、金属
球２０′がインナーリード２ｂに接続している面の反対
のインナーリード２ｂの面に、金属球２０を接続する。
なお、リード２に対して金属球２０′と相対するように
金属球２０を接続してもよい。
６０を用いて金属球２０を所望の位置に配列させ、金属
球２０′がインナーリード２ｂに接続している面の反対
のインナーリード２ｂの面に、金属球２０を接続する。
なお、リード２に対して金属球２０′と相対するように
金属球２０を接続してもよい。
【００１９】次に、図３（Ｄ）に示すように、ポッティ
ング法等により、金属球２０が外部へ露出するように半
導体素子１、リード２の一部、金属球２０及び金属球２
０′を樹脂４で封止する。
ング法等により、金属球２０が外部へ露出するように半
導体素子１、リード２の一部、金属球２０及び金属球２
０′を樹脂４で封止する。
【００２０】本発明の第一実施例である半導体パッケー
ジの基板への実装方法を図４に示す。
ジの基板への実装方法を図４に示す。
【００２１】フィルムキャリア３０上のテストパッド２
ａを用いて電気特性の検査を行なった後、良品と認めら
れたパッケージ４０は、図４（Ａ）に示すように、パッ
ケージ４０のフィルムキャリア３０にパンチ７０が入
り、図４（Ｂ）に示すように、余分なテープがカットさ
れ、基板へ実装するサイズに成形される。そして、図４
（Ｃ）に示すように、樹脂４から露出している金属球２
０と基板９０上に設けられた半田８０とが接合され、パ
ッケージ４０が基板９０へ実装される。
ａを用いて電気特性の検査を行なった後、良品と認めら
れたパッケージ４０は、図４（Ａ）に示すように、パッ
ケージ４０のフィルムキャリア３０にパンチ７０が入
り、図４（Ｂ）に示すように、余分なテープがカットさ
れ、基板へ実装するサイズに成形される。そして、図４
（Ｃ）に示すように、樹脂４から露出している金属球２
０と基板９０上に設けられた半田８０とが接合され、パ
ッケージ４０が基板９０へ実装される。
【００２２】上記のように構成された本実施例によれ
ば、パッケージ４０のフィルムキャリア３０上のテスト
パッド２ａを用いて電気特性を検査した後、余分なテー
プ部を切断し、金属球２０を用いて基板９０に接続でき
るため、実装面積を縮小できるだけでなく、完全に良品
のパッケージのみを使用できる。
ば、パッケージ４０のフィルムキャリア３０上のテスト
パッド２ａを用いて電気特性を検査した後、余分なテー
プ部を切断し、金属球２０を用いて基板９０に接続でき
るため、実装面積を縮小できるだけでなく、完全に良品
のパッケージのみを使用できる。
【００２３】次に、本発明の第二実施例である半導体パ
ッケージを図５を参照して説明する。
ッケージを図５を参照して説明する。
【００２４】本実施例が上記の第一実施例と異なる点
は、樹脂封止を行う前に、図５（Ａ）に示すように、半
導体パッケージ４０を基板９０に搭載し、搭載した後、
図５（Ｂ）に示すように、樹脂４で封止を行なったこと
である。その他の構成は第一実施例と同様であるため、
第一実施例と同一の機能を有するものには同一又は対応
する符号を付すことにより、その詳細な説明を省略す
る。
は、樹脂封止を行う前に、図５（Ａ）に示すように、半
導体パッケージ４０を基板９０に搭載し、搭載した後、
図５（Ｂ）に示すように、樹脂４で封止を行なったこと
である。その他の構成は第一実施例と同様であるため、
第一実施例と同一の機能を有するものには同一又は対応
する符号を付すことにより、その詳細な説明を省略す
る。
【００２５】上記のように構成された本実施例によれ
ば、金属球２０′がインナーリード２ｂに接続している
面の反対のインナーリード２ｂの面に金属球２０を圧着
した後、電気特性を検査する。検査後、良品のパッケー
ジ４０のみを、あらかじめ設けられた半田８０を用いて
基板９０へ実装した後、ポッティング法等で半導体素子
１の回路面、リード２の一部、金属球２０及び金属球２
０′を樹脂４で封止するので、金属球２０を露出させる
ための樹脂封止工程が不要となり、基板９０への実装が
容易にできる。なお、金属球２０と金属球２０′はイン
ナーリード２ｂに対して相対するように、インナーリー
ド２ｂに接続してもよい。
ば、金属球２０′がインナーリード２ｂに接続している
面の反対のインナーリード２ｂの面に金属球２０を圧着
した後、電気特性を検査する。検査後、良品のパッケー
ジ４０のみを、あらかじめ設けられた半田８０を用いて
基板９０へ実装した後、ポッティング法等で半導体素子
１の回路面、リード２の一部、金属球２０及び金属球２
０′を樹脂４で封止するので、金属球２０を露出させる
ための樹脂封止工程が不要となり、基板９０への実装が
容易にできる。なお、金属球２０と金属球２０′はイン
ナーリード２ｂに対して相対するように、インナーリー
ド２ｂに接続してもよい。
【００２６】次に、本発明の第三実施例である半導体パ
ッケージを図６を参照して説明する。
ッケージを図６を参照して説明する。
【００２７】本実施例が上記の第一実施例と異なる点
は、半導体素子１の電極とインナーリード２ｂとの接続
用の金属球２０′が無く、半導体素子１とインナーリー
ド２ｂが直接接続していることである。その他の構成は
第一実施例と同様であるため、第一実施例と同一の機能
を有するものには同一又は対応する符号を付すことによ
り、その詳細な説明を省略する。
は、半導体素子１の電極とインナーリード２ｂとの接続
用の金属球２０′が無く、半導体素子１とインナーリー
ド２ｂが直接接続していることである。その他の構成は
第一実施例と同様であるため、第一実施例と同一の機能
を有するものには同一又は対応する符号を付すことによ
り、その詳細な説明を省略する。
【００２８】上記のように構成された本実施例によれ
ば、パッケージ４０のフィルムキャリア３０上のテスト
パッド２ａを用いて電気特性を検査した後、余分なテー
プ部を切断し、金属球２０を用いて基板９０に接続でき
るため、実装面積を縮小できるだけでなく、完全に良品
のパッケージのみを使用できる。また、半導体素子１の
電極部に金属球２０′を接続する工程が不要となる。
ば、パッケージ４０のフィルムキャリア３０上のテスト
パッド２ａを用いて電気特性を検査した後、余分なテー
プ部を切断し、金属球２０を用いて基板９０に接続でき
るため、実装面積を縮小できるだけでなく、完全に良品
のパッケージのみを使用できる。また、半導体素子１の
電極部に金属球２０′を接続する工程が不要となる。
【００２９】なお、本発明は上記の各実施例に限定され
るのではなく、その要旨の範囲内において種々の変形が
可能である。例えば、上記の各実施例では、インナーリ
ードと外部端子との接続に金属球を用いたが、これに限
定することなく、金属片等の金属部材さらに金属以外の
導電性部材でもよい。また、半導体素子とインナーリー
ドとの接続に用いた金属球も、他の金属部材さらにバン
プでもよい。
るのではなく、その要旨の範囲内において種々の変形が
可能である。例えば、上記の各実施例では、インナーリ
ードと外部端子との接続に金属球を用いたが、これに限
定することなく、金属片等の金属部材さらに金属以外の
導電性部材でもよい。また、半導体素子とインナーリー
ドとの接続に用いた金属球も、他の金属部材さらにバン
プでもよい。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
半導体パッケージに、外部と電気的な接続をする例えば
金属球のような導電性部材を、半導体素子の端子と接続
しているインナーリードに設けたことにより、電気特性
の検査時にはテストパッド部を使用し、確実な電気特性
検査を行うことができ、歩留まりが向上する。また、基
板等へ実装する際には、金属球等の導電性部材を使用す
るため、外部リードを使用する必要がなくなり、基板等
への実装面積が縮小できる。
半導体パッケージに、外部と電気的な接続をする例えば
金属球のような導電性部材を、半導体素子の端子と接続
しているインナーリードに設けたことにより、電気特性
の検査時にはテストパッド部を使用し、確実な電気特性
検査を行うことができ、歩留まりが向上する。また、基
板等へ実装する際には、金属球等の導電性部材を使用す
るため、外部リードを使用する必要がなくなり、基板等
への実装面積が縮小できる。
【図１】本発明の第一実施例である半導体パッケージの
断面図である。
断面図である。
【図２】本発明の第一実施例である半導体パッケージの
平面図である。
平面図である。
【図３】上記半導体パッケージの製造方法を示す断面図
である。
である。
【図４】上記半導体パッケージの基板への実装方法を示
す断面図である。
す断面図である。
【図５】本発明の第二実施例である半導体パッケージの
断面図である。
断面図である。
【図６】本発明の第三実施例である半導体パッケージの
断面図である。
断面図である。
【図７】従来の半導体素子を基板へ直接実装した例を示
す断面図である。
す断面図である。
【図８】従来の半導体パッケージを基板へ実装した例を
示す断面図である。
示す断面図である。
１ 半導体素子 ２ リード ２ａ テストパッド ２ｂ インナーリード ３ フィルム基材 ４ 樹脂 ２０ 金属球 ２０′ 金属球 ３０ フィルムキャリア ４０ 半導体パッケージ ５０ ボンディングツール ６０ 金属球配列板 ７０ カットパンチ ８０ 半田 ９０ 基板
Claims (7)
- 【請求項１】 半導体素子に電気的に接続される導体リ
ードを絶縁性フィルム基材上に形成し、前記導体リード
は電気特性検査を行うテストパッド部を有し、前記導体
リードのインナーリードに前記半導体素子が接続される
半導体パッケージにおいて、 前記半導体素子と前記インナーリードとが接続している
インナーリードの面とは反対の面に導電性部材が設けら
れていることを特徴とする半導体パッケージ。 - 【請求項２】 少なくとも前記半導体素子の回路面と前
記インナーリードと前記導電性部材の一部とが樹脂封止
され、前記導電性部材の一部が樹脂の外部に露出してい
ることを特徴とする請求項１に記載の半導体パッケー
ジ。 - 【請求項３】 前記半導体素子と前記インナーリードと
がバンプを介して接続していることを特徴とする請求項
１に記載の半導体パッケージ。 - 【請求項４】 前記バンプは金属よりなる金属部材であ
ることを特徴とする請求項３に記載の半導体パッケー
ジ。 - 【請求項５】 前記金属部材は金属球であることを特徴
とする請求項４に記載の半導体パッケージ。 - 【請求項６】 前記導電性部材は金属よりなる金属部材
であることを特徴とする請求項１に記載の半導体パッケ
ージ。 - 【請求項７】 前記金属部材は金属球であることを特徴
とする請求項６に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6159290A JP3024046B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6159290A JP3024046B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088296A JPH088296A (ja) | 1996-01-12 |
| JP3024046B2 true JP3024046B2 (ja) | 2000-03-21 |
Family
ID=15690569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6159290A Expired - Fee Related JP3024046B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024046B2 (ja) |
-
1994
- 1994-06-17 JP JP6159290A patent/JP3024046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088296A (ja) | 1996-01-12 |
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