JP3061728B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/79—Apparatus for Tape Automated Bonding [TAB]
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、フィルム基材上のリー
ドに半導体素子を接続するＴＡＢ（Tape Automated Bon
ding）方式を用いた半導体パッケージに関する。
ドに半導体素子を接続するＴＡＢ（Tape Automated Bon
ding）方式を用いた半導体パッケージに関する。
【０００２】
【従来の技術】従来、半導体素子を基板に実装する際に
は、図９に示すように、半導体素子１００を金属片或い
は金属球等のバンプ１０１を介して電気的に接続するよ
うに、基板１０２に直接搭載し、半導体素子１００の回
路面、バンプ１０１及び基板１０２の端子を樹脂１０３
で封止を行っていた。
は、図９に示すように、半導体素子１００を金属片或い
は金属球等のバンプ１０１を介して電気的に接続するよ
うに、基板１０２に直接搭載し、半導体素子１００の回
路面、バンプ１０１及び基板１０２の端子を樹脂１０３
で封止を行っていた。
【０００３】また、従来のＴＡＢ方式による半導体パッ
ケージを基板に実装した場合を図１０に示す。従来の半
導体パッケージ１０４は、フィルム基材１０５上に形成
されたリード１０６のインナーリード１０６ａにバンプ
１０７を介して半導体素子１００を接続し、半導体素子
１００の回路面及びインナーリード１０６ａを樹脂１０
８により封止し、リード１０６のアウターリード１０６
ｂをガルウイング状に成形したものである。そして、こ
の半導体パッケージ１０４のアウターリード１０６ｂの
端部を半田１０９等を用いて基板１０２に実装させてい
た。
ケージを基板に実装した場合を図１０に示す。従来の半
導体パッケージ１０４は、フィルム基材１０５上に形成
されたリード１０６のインナーリード１０６ａにバンプ
１０７を介して半導体素子１００を接続し、半導体素子
１００の回路面及びインナーリード１０６ａを樹脂１０
８により封止し、リード１０６のアウターリード１０６
ｂをガルウイング状に成形したものである。そして、こ
の半導体パッケージ１０４のアウターリード１０６ｂの
端部を半田１０９等を用いて基板１０２に実装させてい
た。
【０００４】
【発明が解決しようとする課題】ところで、図９に示す
ように、半導体素子１００を基板１０２に実装する場合
は、半導体素子１００を金属片或いは金属球等のバンプ
１０１を介して基板１０２に直接搭載するため、半導体
素子１００の電気特性の検査を確実に行うことができ
ず、不良品を基板１０２に搭載する可能性があり、歩留
りが悪いという問題があった。
ように、半導体素子１００を基板１０２に実装する場合
は、半導体素子１００を金属片或いは金属球等のバンプ
１０１を介して基板１０２に直接搭載するため、半導体
素子１００の電気特性の検査を確実に行うことができ
ず、不良品を基板１０２に搭載する可能性があり、歩留
りが悪いという問題があった。
【０００５】また、図１０に示すように、従来のＴＡＢ
方式による半導体パッケージ１０４では、多ピン化に伴
い、パッケージサイズが大きくなり、そのために基板１
０２への実装面積が大きくなるという問題があった。さ
らに、多ピン化・狭ピッチ化のためにリード１０６の厚
さは薄くなり、特にアウターリード１０６ｂの強度不足
による変形が生じ、基板１０２等への実装において接続
不良が発生するという問題があった。
方式による半導体パッケージ１０４では、多ピン化に伴
い、パッケージサイズが大きくなり、そのために基板１
０２への実装面積が大きくなるという問題があった。さ
らに、多ピン化・狭ピッチ化のためにリード１０６の厚
さは薄くなり、特にアウターリード１０６ｂの強度不足
による変形が生じ、基板１０２等への実装において接続
不良が発生するという問題があった。
【０００６】そこで本発明は、半導体素子の電気特性の
検査を確実に行うことができ、かつ基板等への実装面積
を縮小することができる半導体パッケージを提供するこ
とを目的とする。
検査を確実に行うことができ、かつ基板等への実装面積
を縮小することができる半導体パッケージを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、絶縁性フィルム基材上に導体リードが形
成され、この導体リードのインナーリードに半導体素子
が接続されている半導体パッケージにおいて、前記フィ
ルム基材上に位置する前記導体リード上に、外部接続の
ための導電性部材が接合され、隣接する前記導体リード
上における前記導電性部材の位置が、前記導体リードの
長さ方向で交互に偏倚されていることを特徴とする。
に、本発明は、絶縁性フィルム基材上に導体リードが形
成され、この導体リードのインナーリードに半導体素子
が接続されている半導体パッケージにおいて、前記フィ
ルム基材上に位置する前記導体リード上に、外部接続の
ための導電性部材が接合され、隣接する前記導体リード
上における前記導電性部材の位置が、前記導体リードの
長さ方向で交互に偏倚されていることを特徴とする。
【０００８】
【０００９】なお、前記導電性部材は金属よりなる金属
部材であるのが望ましく、さらに、前記金属部材は金属
球であるのが望ましい。
部材であるのが望ましく、さらに、前記金属部材は金属
球であるのが望ましい。
【００１０】また、前記フィルム基材上の前記導体リー
ドが前記導電性部材よりも外方位置に電気特性検査用の
テストパッドを有し、前記導電性部材の外側近傍位置で
前記フィルム基材が切断されているものである。
ドが前記導電性部材よりも外方位置に電気特性検査用の
テストパッドを有し、前記導電性部材の外側近傍位置で
前記フィルム基材が切断されているものである。
【００１１】
【００１２】
【作用】上記のように構成された本発明の半導体パッケ
ージによれば、半導体素子に対して電気的信号を入出力
させる外部接続のために、例えば金属球のような導電性
部材がフィルム基材上に位置する導体リード上に接合さ
れているので、フィルム基材から突出させたアウターリ
ードを使用せずに、導電性部材を介して基板等への確実
な接続ができると共に、基板等への実装面積を縮小する
ことができる。それでいて、導電性部材よりも外方位置
で後に切断されるフィルム基材上の導体リードにテスト
パッドを設けておけば、半導体素子の電気特性の検査を
確実に行うことができる。
ージによれば、半導体素子に対して電気的信号を入出力
させる外部接続のために、例えば金属球のような導電性
部材がフィルム基材上に位置する導体リード上に接合さ
れているので、フィルム基材から突出させたアウターリ
ードを使用せずに、導電性部材を介して基板等への確実
な接続ができると共に、基板等への実装面積を縮小する
ことができる。それでいて、導電性部材よりも外方位置
で後に切断されるフィルム基材上の導体リードにテスト
パッドを設けておけば、半導体素子の電気特性の検査を
確実に行うことができる。
【００１３】
【実施例】以下、本発明による半導体パッケージの実施
例について図１〜図８を参照して説明する。図１は第１
実施例による半導体パッケージの断面図、図２はその半
導体パッケージの上面及び裏面を同時に示す平面図であ
る。
例について図１〜図８を参照して説明する。図１は第１
実施例による半導体パッケージの断面図、図２はその半
導体パッケージの上面及び裏面を同時に示す平面図であ
る。
【００１４】まず、図１及び図２に示すように、本実施
例の半導体パッケージ４０は、半導体素子１と、リード
２がフィルム基材３上に形成されたフィルムキャリア３
０とからなり、半導体素子１とフィルムキャリア３０の
インナーリード２ｂとがバンプ１０を介して接続されて
いる。そして、半導体素子１の主に回路面とインナーリ
ード２ｂとがポッティング法等により樹脂４で封止され
ている。
例の半導体パッケージ４０は、半導体素子１と、リード
２がフィルム基材３上に形成されたフィルムキャリア３
０とからなり、半導体素子１とフィルムキャリア３０の
インナーリード２ｂとがバンプ１０を介して接続されて
いる。そして、半導体素子１の主に回路面とインナーリ
ード２ｂとがポッティング法等により樹脂４で封止され
ている。
【００１５】そして、フィルム基材３上に位置するリー
ド２上にそれぞれ金属球２０が接合されている。金属球
２０は、突出高さが均一に揃うようになっており、導電
性や耐蝕性に優れた材料例えば金を用いるのが好まし
い。また、隣接するリード２上における各々の金属球２
０の位置は、そのリード２の長手方向で互いに反対方向
へずらされている。これにより、隣接する金属球２０ど
うしの接触を防止することができ、また、リード２の幅
よりも大きい金属球２０を用いることが可能となる。な
お、前記バンプ１０に同様な金属球を用いてもよい。
ド２上にそれぞれ金属球２０が接合されている。金属球
２０は、突出高さが均一に揃うようになっており、導電
性や耐蝕性に優れた材料例えば金を用いるのが好まし
い。また、隣接するリード２上における各々の金属球２
０の位置は、そのリード２の長手方向で互いに反対方向
へずらされている。これにより、隣接する金属球２０ど
うしの接触を防止することができ、また、リード２の幅
よりも大きい金属球２０を用いることが可能となる。な
お、前記バンプ１０に同様な金属球を用いてもよい。
【００１６】図３は本実施例におけるフィルムキャリア
の裏面を示す平面図である。このフィルムキャリア３０
は、ポリイミド等からなる絶縁性のフィルム基材３上に
銅箔等により多数のリード２をパターン形成したもので
ある。そして、フィルム基材３に形成されたデバイス孔
３ａ内に各々のインナーリード２ｂが突出し、フィルム
基材３上における各々のリード２の先端にはそれぞれテ
ストパッド２ａが設けられている。なお、フィルムキャ
リア３０は長尺テープ状の形態で供給され、フィルム基
材３における３ｂはスプロケット孔である。
の裏面を示す平面図である。このフィルムキャリア３０
は、ポリイミド等からなる絶縁性のフィルム基材３上に
銅箔等により多数のリード２をパターン形成したもので
ある。そして、フィルム基材３に形成されたデバイス孔
３ａ内に各々のインナーリード２ｂが突出し、フィルム
基材３上における各々のリード２の先端にはそれぞれテ
ストパッド２ａが設けられている。なお、フィルムキャ
リア３０は長尺テープ状の形態で供給され、フィルム基
材３における３ｂはスプロケット孔である。
【００１７】次に、この第１実施例による半導体パッケ
ージの製造方法を図４によって説明する。
ージの製造方法を図４によって説明する。
【００１８】まず、同図（Ａ）に示すように、半導体素
子１の電極部（図示せず）に金属片或いは金属球等のバ
ンプ１０を形成する。なお、予めバンプ１０が形成され
た半導体素子１を用いてもよい。次に、同図（Ｂ）に示
すように、ボンディングツール５０によってフィルムキ
ャリア３０のインナーリード２ｂを半導体素子１の電極
部にバンプ１０を介して熱圧着等により接合する。
子１の電極部（図示せず）に金属片或いは金属球等のバ
ンプ１０を形成する。なお、予めバンプ１０が形成され
た半導体素子１を用いてもよい。次に、同図（Ｂ）に示
すように、ボンディングツール５０によってフィルムキ
ャリア３０のインナーリード２ｂを半導体素子１の電極
部にバンプ１０を介して熱圧着等により接合する。
【００１９】次に、同図（Ｃ）に示すように、ポッティ
ング法等により半導体素子１及びインナーリード２ｂを
樹脂４で封止した後、フィルム基材３上のリード２の位
置と一致するように配列板６０に金属球２０を配列させ
る。この配列には、金属球２０を所望の位置に配列し固
定させるための孔を有する配列板６０を用い、これらの
孔を介して真空吸引により金属球２０を一括して吸着す
る手法を用いることができる。特にこの手法によれば、
金属球２０の高精度な配列を確実に行うことができる。
そして、配列板６０を下降させて、同図（Ｄ）に示すよ
うに、配列板６０に配列させた金属球２０をリード２に
熱圧着等により接合する。
ング法等により半導体素子１及びインナーリード２ｂを
樹脂４で封止した後、フィルム基材３上のリード２の位
置と一致するように配列板６０に金属球２０を配列させ
る。この配列には、金属球２０を所望の位置に配列し固
定させるための孔を有する配列板６０を用い、これらの
孔を介して真空吸引により金属球２０を一括して吸着す
る手法を用いることができる。特にこの手法によれば、
金属球２０の高精度な配列を確実に行うことができる。
そして、配列板６０を下降させて、同図（Ｄ）に示すよ
うに、配列板６０に配列させた金属球２０をリード２に
熱圧着等により接合する。
【００２０】次に、この第１実施例による半導体パッケ
ージの基板への実装方法を図５によって説明する。
ージの基板への実装方法を図５によって説明する。
【００２１】まず、フィルムキャリア３０のテストパッ
ド２ａを用いて電気特性の検査を行った後、良品と認め
られたパッケージ４０に対して、同図（Ａ）に示すよう
に、フィルムキャリア３０における金属球２０の外側近
傍位置にカッティングツール７０が入る。これにより、
同図（Ｂ）に示すように、金属球２０よりも外側の余分
なフィルム基材３（図３における一点鎖線の外側）がカ
ットされ、基板へ実装するサイズに成形される。そし
て、同図（Ｃ）に示すように、リード２に接合されてい
る金属球２０と基板９０上の所定箇所に設けられた半田
８０とがリフロー法等により接続され、パッケージ４０
が基板９０へ実装される。
ド２ａを用いて電気特性の検査を行った後、良品と認め
られたパッケージ４０に対して、同図（Ａ）に示すよう
に、フィルムキャリア３０における金属球２０の外側近
傍位置にカッティングツール７０が入る。これにより、
同図（Ｂ）に示すように、金属球２０よりも外側の余分
なフィルム基材３（図３における一点鎖線の外側）がカ
ットされ、基板へ実装するサイズに成形される。そし
て、同図（Ｃ）に示すように、リード２に接合されてい
る金属球２０と基板９０上の所定箇所に設けられた半田
８０とがリフロー法等により接続され、パッケージ４０
が基板９０へ実装される。
【００２２】上記のように構成された本実施例によれ
ば、フィルムキャリア３０のテストパッド２ａを用いて
予め電気特性を検査した後、金属球２０の外側の余分な
フィルム基材３を切断し、リード２上の金属球２０を介
して基板９０に接続するため、実装面積を縮小すること
ができるだけでなく、完全に良品のパッケージ４０のみ
を使用することができる。
ば、フィルムキャリア３０のテストパッド２ａを用いて
予め電気特性を検査した後、金属球２０の外側の余分な
フィルム基材３を切断し、リード２上の金属球２０を介
して基板９０に接続するため、実装面積を縮小すること
ができるだけでなく、完全に良品のパッケージ４０のみ
を使用することができる。
【００２３】また、フィルム基材３上に位置するリード
２上に接合された金属球２０は、アウターリードのよう
な変形がない上に、高精度な配列位置及び均一な突出高
さにすることが可能なので、基板９０に対する接続を極
めて確実かつ高精度に行うことができる。さらに、金属
球２０が基板９０に接続されるので、リード２自体を基
板９０に半田接合するものに比較して、リード２間のシ
ョート等の虞れがなく、半田８０の量も削減することが
できる。
２上に接合された金属球２０は、アウターリードのよう
な変形がない上に、高精度な配列位置及び均一な突出高
さにすることが可能なので、基板９０に対する接続を極
めて確実かつ高精度に行うことができる。さらに、金属
球２０が基板９０に接続されるので、リード２自体を基
板９０に半田接合するものに比較して、リード２間のシ
ョート等の虞れがなく、半田８０の量も削減することが
できる。
【００２４】次に、第２実施例による半導体パッケージ
を図６及び図７を参照して説明する。図６は半導体パッ
ケージの断面図、図７はその半導体パッケージの上面及
び裏面を同時に示す平面図である。なお、前記第１実施
例と実質的に同一の構成部分には同一の符号を付してそ
の詳細な説明を省略する。
を図６及び図７を参照して説明する。図６は半導体パッ
ケージの断面図、図７はその半導体パッケージの上面及
び裏面を同時に示す平面図である。なお、前記第１実施
例と実質的に同一の構成部分には同一の符号を付してそ
の詳細な説明を省略する。
【００２５】この第２実施例は、上記第１実施例と同様
な半導体パッケージ４０において、金属球２０とは反対
側のフィルム基材３上に補強用プレート５を接着等によ
り固着したものである。この補強用プレート５は例えば
アルミニウム等の金属やガラスエポキシ等の樹脂により
四角形枠状に形成されている。
な半導体パッケージ４０において、金属球２０とは反対
側のフィルム基材３上に補強用プレート５を接着等によ
り固着したものである。この補強用プレート５は例えば
アルミニウム等の金属やガラスエポキシ等の樹脂により
四角形枠状に形成されている。
【００２６】この第２実施例によれば、フィルム基材３
上に固着された補強用プレート５によって、フィルム基
材３の撓み等が防止されるので、金属球２０の高さの位
置ズレ等を防止することができ、基板等への接合精度を
向上させることができる。
上に固着された補強用プレート５によって、フィルム基
材３の撓み等が防止されるので、金属球２０の高さの位
置ズレ等を防止することができ、基板等への接合精度を
向上させることができる。
【００２７】次に、第３実施例による半導体パッケージ
を図８を参照して説明する。図８は半導体パッケージの
断面図である。なお、前記第１及び第２実施例と実質的
に同一の構成部分には同一の符号を付してその詳細な説
明を省略する。
を図８を参照して説明する。図８は半導体パッケージの
断面図である。なお、前記第１及び第２実施例と実質的
に同一の構成部分には同一の符号を付してその詳細な説
明を省略する。
【００２８】この第３実施例は、上記第２実施例と同様
な半導体パッケージ４０において、補強用プレート５を
底部５ａを有する四角形箱状に形成し、その底部５ａを
半導体素子１の裏面（回路面の反対側）に接着等により
固着したものである。なお、この場合の補強用プレート
５は熱良導性の材料により形成する。
な半導体パッケージ４０において、補強用プレート５を
底部５ａを有する四角形箱状に形成し、その底部５ａを
半導体素子１の裏面（回路面の反対側）に接着等により
固着したものである。なお、この場合の補強用プレート
５は熱良導性の材料により形成する。
【００２９】この第３実施例によれば、前記第２実施例
と同様な補強機能に加え、補強用プレート５の底部５ａ
が半導体素子１の裏面に固着されているので、半導体素
子１の熱を補強用プレート５を介して効果的に放熱する
ことができる。また、半導体素子１とフィルムキャリア
３０とが補強用プレート５を介して実質的に一体となる
ので、パッケージ４０の全体を極めて強固にすることが
できる。
と同様な補強機能に加え、補強用プレート５の底部５ａ
が半導体素子１の裏面に固着されているので、半導体素
子１の熱を補強用プレート５を介して効果的に放熱する
ことができる。また、半導体素子１とフィルムキャリア
３０とが補強用プレート５を介して実質的に一体となる
ので、パッケージ４０の全体を極めて強固にすることが
できる。
【００３０】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されることなく、本発明
の技術的思想に基づいて各種の有効な変形並びに応用が
可能である。例えば、本発明における導電性部材として
実施例では金属球を用いたが、これは各種の有効な材質
及び形状の導電性部材を用いることができる。また、一
本の導体リードに対して導電性部材を必要に応じて複数
個にすることも可能である。
が、本発明は上記実施例に限定されることなく、本発明
の技術的思想に基づいて各種の有効な変形並びに応用が
可能である。例えば、本発明における導電性部材として
実施例では金属球を用いたが、これは各種の有効な材質
及び形状の導電性部材を用いることができる。また、一
本の導体リードに対して導電性部材を必要に応じて複数
個にすることも可能である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
半導体パッケージにおいて、外部に対して電気的接続を
行う例えば金属球のような導電性部材を、フィルム基材
上に位置する導体リード上に設けたことにより、電気特
性の検査時には、導電性部材の外側で後に切断可能なフ
ィルム基材上の導体リードのテストパッドを使用し、確
実な電気特性検査を行うことができ、歩留りを向上させ
ることができる。また、基板等へ実装する際には、金属
球等の導電性部材を介して接続するため、フィルム基材
から突出させたアウターリードを使用する必要がなくな
り、基板等への実装面積を縮小することができる。
半導体パッケージにおいて、外部に対して電気的接続を
行う例えば金属球のような導電性部材を、フィルム基材
上に位置する導体リード上に設けたことにより、電気特
性の検査時には、導電性部材の外側で後に切断可能なフ
ィルム基材上の導体リードのテストパッドを使用し、確
実な電気特性検査を行うことができ、歩留りを向上させ
ることができる。また、基板等へ実装する際には、金属
球等の導電性部材を介して接続するため、フィルム基材
から突出させたアウターリードを使用する必要がなくな
り、基板等への実装面積を縮小することができる。
【００３２】しかも、本発明によれば、フィルム基材上
に位置する導体リード上に接合された導電性部材は、ア
ウターリードのような変形がない上に、高精度な配列位
置及び均一な突出高さにすることが可能なので、基板等
に対する接続を極めて確実かつ高精度に行うことができ
る。さらに、導電性部材が基板等に接続されるので、導
体リード自体を基板等に半田接合するものに比較して、
導体リード間のショート等の虞れがない上に、半田量の
削減を図ることもできる。
に位置する導体リード上に接合された導電性部材は、ア
ウターリードのような変形がない上に、高精度な配列位
置及び均一な突出高さにすることが可能なので、基板等
に対する接続を極めて確実かつ高精度に行うことができ
る。さらに、導電性部材が基板等に接続されるので、導
体リード自体を基板等に半田接合するものに比較して、
導体リード間のショート等の虞れがない上に、半田量の
削減を図ることもできる。
【図１】本発明の第１実施例による半導体パッケージの
断面図である。
断面図である。
【図２】上記半導体パッケージの平面図である。
【図３】上記半導体パッケージにおけるフィルムキャリ
アの平面図である。
アの平面図である。
【図４】上記半導体パッケージの製造方法を示す断面図
である。
である。
【図５】上記半導体パッケージの基板への実装方法を示
す断面図である。
す断面図である。
【図６】本発明の第２実施例による半導体パッケージの
断面図である。
断面図である。
【図７】上記半導体パッケージの平面図である。
【図８】本発明の第３実施例による半導体パッケージの
断面図である。
断面図である。
【図９】従来の半導体素子を基板へ直接実装した例を示
す断面図である。
す断面図である。
【図１０】従来の半導体パッケージを基板へ実装した例
を示す断面図である。
を示す断面図である。
１ 半導体素子 ２ リード ２ａ テストパッド ２ｂ インナーリード ３ フィルム基材 ４ 樹脂 ５ 補強用プレート ５ａ 底部 １０ バンプ ２０ 金属球 ３０ フィルムキャリア ４０ 半導体パッケージ ５０ ボンディングツール ６０ 金属球配列板 ７０ カッティングツール ８０ 半田 ９０ 基板
Claims (4)
- 【請求項１】 絶縁性フィルム基材上に導体リードが形
成され、この導体リードのインナーリードに半導体素子
が接続されている半導体パッケージにおいて、 前記フィルム基材上に位置する前記導体リード上に、外
部接続のための導電性部材が接合され、 隣接する前記導体リード上における前記導電性部材の位
置が、前記導体リードの長さ方向で交互に偏倚されてい
ることを特徴とする半導体パッケージ。 - 【請求項２】 前記導電性部材は金属よりなる金属部材
であることを特徴とする請求項１に記載の半導体パッケ
ージ。 - 【請求項３】 前記金属部材は金属球である金属部材で
あることを特徴とする請求項２に記載の半導体パッケー
ジ。 - 【請求項４】 絶縁性フィルム基材上に導体リードが形
成され、この導体リードのインナーリードに半導体素子
が接続されている半導体パッケージにおいて、 前記フィルム基材上に位置する前記導体リード上に、外
部接続のための導電性部材が接合され、 前記フィルム基材上に位置する前記導体リードが前記導
電性部材よりも外方位置に電気特性検査用のテストパッ
ドを有し、前記導電性部材の外側近傍位置で前記フィル
ム基材が切断されていることを特徴とする半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182773A JP3061728B2 (ja) | 1994-07-12 | 1994-07-12 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182773A JP3061728B2 (ja) | 1994-07-12 | 1994-07-12 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831866A JPH0831866A (ja) | 1996-02-02 |
| JP3061728B2 true JP3061728B2 (ja) | 2000-07-10 |
Family
ID=16124172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182773A Expired - Fee Related JP3061728B2 (ja) | 1994-07-12 | 1994-07-12 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061728B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7169643B1 (en) | 1998-12-28 | 2007-01-30 | Seiko Epson Corporation | Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus |
-
1994
- 1994-07-12 JP JP6182773A patent/JP3061728B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831866A (ja) | 1996-02-02 |
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