KR960013779B1 - 플립-칩(Filp-Chip)장착 방법을 위한 반도체 패키지 - Google Patents

플립-칩(Filp-Chip)장착 방법을 위한 반도체 패키지 Download PDF

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Description

플립-칩(Filp-Chip)장착 방법을 위한 반도체 패키지
제1도는 플립-칩 방법에 따라 패키지 상에 장착하기 위한 종래의 반도체 칩을 도시한 저면도.
제2도는 제1도의 반도체 칩이 플립-칩 방법에 의해 장착된 반도체 패키지의 구조도.
제3도는 플립-칩 방법에 중대한 매개변수와 함께 제2도의 장치에서 일어나는 땜납범프(Solder bump)의 리플로(reflow)를 나타낸 상세도.
제4(a)도와 제4(b)도는 제1도의 반도체 칩에 대해 종래의 번-인(burn-in)방법이 적용된 도.
제5도는 본 발명의 제1실시예에 따른 반도체 칩의 정단면도.
제6도는 제5도의 반도체 칩의 저면도.
제7도는 제5도의 반도체 칩의 요부 확대 단면도.
제8도는 제5도의 반도체 칩을 사용하는 반도체 장치의 구조도.
제9도는 제5도의 반도체 칩에 적용되는 번-인 공정도.
본 발명은 일반적으로 반도체 장치에 관련되는 것으로, 특히 플립-칩 방법으로 패키지 기관에 칩을 장착하기 위해 땜납범프로 형성된 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라, 반도에 칩상의 전극패드도 증가하고 있고, 이러한 전극 패드의 증가는 필연적으로 패드 사이의 상호 간격을 감소시키는 결과를 가져온다. 그러므로 그러한 대규모 집적회로에 있어서, 전극 패드 사이의 감소된 상호 간격 때문에 내부 리드의 단부가 상호 접촉하는 경향이 있으므로 종래의 SIP형 또는 DIP형의 패키지 구조는 적합치가 않다. 유사한 문제는 다수의 집적회로로 칩이 공통 패키지 기판위에 장착된 다중 칩 모듈에서도 발생한다.
그러한 고성능 집적회로에 성공적인 전기접속이 이루어지도록 하기 위하여, 전극 패드가 행렬 형태로 반도체 칩의 하부 주 표면 전체에 형성되고, 반도체 칩이 패키지 기판의 상부 주표면에 놓여 전극패드가 패키지 기판의 상부 주 표면위에 제공된 상응하는 전극과 접속이 되게하는 플립-칩 방법이 제안된다. 전극패드와 상응하는 전극 사이의 전기접속은 각각의 전극 패드에 상응하는 땝남범프를 제공하고 패키지 기판과 함께 가열로를 통해 반도체 칩을 통과시켜 땜납의 리플로(reflow)를 야기시킴으로써 이루어진다. 플립-칩 방법에 따라 상호 접촉없이 반도체 칩에 형성된 전극 패드의 수를 현저하게 증가시킬 수가 있다.
그러나 전극 패드의 수가 초과하면 플립-칩 방법이 사용되더라도 인접 전극 패드의 원하지 않는 접촉 문제가 여전히 발생하게 된다. 플립-칩 방법에 있어서, 인접 땝남범프가 땜납의 리플로로 상호 접촉하게디는 가능성은 전극 패드수의 증가와 이에 따라 땝남범프 사이의 간격이 줄어듬으로서 증가하게 된다. 따라서 다수의 전극 패드가 간격이 줄어든 상태로 집 표면위에 형성된 반도체 장치에 플립-칩 방법을 적용하기 위해서 플립-칩 방법의 개선을 필요로 한다.
장치의 적절한 동작을 확실하게하기 위해 사용자에게 장치를 산적하기 전에 반도체 칩은 일반적으로 소위 번-인(burn-in)공정을 필요로 한다. 번-인 공정에 있어서, 장치의 사용도중 칩이 직면할 수 있는 최악의 동작상태를 모의 실험하기 위해서 소정의 전압이 칩 위에 있는 소정의 전극 패드에 가해진다. 번-인 공정이후, 잘못처리된 칩들은 버려진다. 그러한 번-인 공정에서, 미세한 전극 패드에 전기적 접촉을 제공하는 것이 필요하다. 반면에 그러한 전기적 접촉은 전극 패드사이의 간격이 적은 장치에서는 어렵다. 일반적으로 그러한 전기적 접촉은 첨예점 탐침 바늘(Sharp-Pointed Probe Needle)에 의해 달성된다. 반면에 탐침 바늘에 의한 접촉은 전극 패드에 있는 땜납범프에 손상을 주는 경향이 있다. 일단 땜납범프가 손상을 받게 되면 칩과 패키지 기판사이의 전기적 접촉에 결함이 오는 실질적인 위험이 있다.
제1도는 플립-칩 방법으로 설계된 종래의 반도체 칩 1을 도시하고 있다. 칩 1은 저면 2a에 의해 한정된 칩 몸체 2를 포함하고, 다수의 전극 패드가 행렬의 형태로 저면 2a의 전체에 걸쳐 형성되고 있다. 이것에 의해, 많은 수의 전극 패드는 단일 칩 몸체 2위에 형성될 수 있다. 각각의 전극 패드에는 외부 전기 접속을 위해 상응하는 땜납범프3이 제공되어있다.
제2도는 제1도의 칩 1을 내부에 수용하는 반도체 패키지 4의 구조를 도시하고 있다. 반도체 패키지 4는 세라믹(ceramin)재료의 패키지 기판 7을 포함하며, 패키지 기판 7은 그 상부 주 표면위에 내부접속 패턴10을 수반한다. 반도체 칩 1은 플립-칩 방법에 의해 기판 7의 상부 주 표면에 장착되어 표면 2a위에 땜납범프 3이 상호 접속 패턴 10과 접촉하게 한다. 그렇게 하여 기관 7과 칩 1이 가열로를 통과하여 제3도에서와같이 땜납범프 2의 리플로를 야기시킨다.
제3도에 있어, 칩 2의 하부 주 표면 2a와 상호 접속 패턴의 상부 주 표면 10a사이의 거리는(제3도에서 T로 표시) 칩 1위의 전극 패드와 상호 접속 패턴 10사이의 적절한 전기접속을 위한 필수적인 것이다. 거리 T가 지나치게 넓으면 땜납범프와 상호접속 패턴 사이의 접촉이 일어나지 않을 수 있다. 한편 거리 T가 지나치게 좁으면 용융된 땜납범프 3이 횡방향으로 퍼져 단락되어 버린다.
다시 제2도를 참고하면, 기판 7은 하부 주 표면 7a를 가기며 거기에는 다수의 전극 패드가 상호접속 패턴 10과 전기적 접속하여 형성되며, 표면 7a에서의 전극 패드는 이에 상응하는 땜납범프 11에 의해 덮혀있다. 더우기 반도체 칩 1은 땜납 8에 의해 기판 7에 접합되는 캡 또는 봉입물 6에 의해 덮혀져서 캡 6으 그 내부에서 반도체 칩 1을 수용하기 위해 기판 7과 함께 밀폐된 공간을 형성한다. 칩 1은 땜납 5에 의해 칩 몸체 2의 상부 주 표면에서 캡에 접한된다. 그로인해, 칩 1은 패키지 4내에서 용접으로 밀폐된다.
이러한 종래의 패키지 구조에 있어서, 땜납범프 3은 제3도의 거리 T가 불충분한 때 리플로시 상호 접촉할 수도 있다. 비록 2도의 구조가 전극패드의 수를 증가시키는 잇점이 있다고는 하나 칩 1의 표면 2a위에 형성될 수 있는 전극 패드 수에 한계가 있다. 미세한 거리로 상호 이간된 많은 수의 땜납범프가 있는 장치에서, 적절한 거리 T의 설정은 장치의 생산량을 증가시키기 위한 필수요소가 된다.
제4a도와 제4b도는 제1도의 반도체 칩 1에 적용된 번-인의 종래 방법을 도시한 것이다.
제4a도와 제4b도를 참조하면, 반도체 칩 1은 번-인 전압이 인가되는 전극 패드를 덮는 땜납범프 3에 상응하여 하나 이상의 탐침 바늘 12를 갖는 지그(jig) 13상에 장착된다.
제4a도에 도시된 바와 같이, 지그 13은 칩 1의 측면 26을 견고하게 유지하기 위한 계단식 측벽부 13a를 갖는다. 또는, 칩 1은 제4b도에 도시한 바와 같이 리플로시 칩 1을 지그 13의 측벽부상에 형성된 요부 13b에 접합하는 땜납범프 3b에 접합하는 땜납범프 3a에 의해 지그 13에 고정될 수도 있다.
이러한 종래의 번-인 공정에 있어서, 탐침 바늘 12은 스프링의 작용에 의하여 땜납범프 3에 대하여 탄성적으로 움직이며 소정의 전압은 번-인을 발생시키기 위해 인가된다. 이로인해, 탐침 바늘 12의 첨에점잔부가 땜납범프 3의 내부로 침투되어 거기에 손상을 줄 수도 있다. 땜납범프 3내에 손상이 있는 이러한 반도체 칩이 제2도의 패키지 구조를 형성하기 위해 플립-칩 방법에 사용될 때, 리플로시 땜납의 웨팅(wetting)정도가 감소되어 결함이 있는 전기 접속의 위험이 증가될 수도 있다. 더우기 제4a도와 제4b도에 도시된 바와 같이 번-인 공정은 탐침 바늘 사이의 상호 간격의 감소에 따르는 기계적 제한 때문에 다수의 전극 패드가 상호 미세한 간격으로 칩 몸체의 표면에 형성되는 장치에는 적용할 수 없다.
따라서, 본 발명의 일반적인 목적은 상기의 문제점들이 제거된 신규하고 유용한 반도체 장치를 제공하는 것이다.
본 발명의 다른 특정 목적은 플립-칩 방법에 의하여 패키지 기판상에 장착하는 반도체 칩에 있어서 전극 패드를 덮고 있는 땜납범프 사이에 접촉을 제거하면서 반도체 칩 위의 인접 전극 패드 사이의 상호 간격을 감소시키는 반도체 칩을 제공하는 것이다.
본 발명의 또다른 목적은 외부의 전기적 접속을 위하여 상기 반도체칩의 주 표면위에 제공된 제1그룹의 다수의 전극 패드를 구비하되, 상기 제1그룹의 전극패드의 각각은 제1측면 크기를 갖고 상기 반도체 칩의 활성부에 전기적으로 접속되고, 상기 제1그룹의 전극패드는 반도체 칩의 상기 주 표면위에 행렬로 제공되어 있고; 각기 상기 제1측면 크기보다 실제 더 큰 제2측면 크기를 갖고 번-인 공정에 사용되는 반도체 칩의 활성부와 전기적 접속하여 상기 반도체 칩의 상기 주 표면위에 제공된 제2그룹의 다수 전극 패드를 구비하고; 상기 제1그룹의 전극 패드의 각각은 상기 반도체 칩의 주표면에서 제 1간격만큼 돌출하는 땜납펌프에 의하여 덮혀있고; 상기 제2그룹의 전극 패드의 각각은 상기 제1간격보다 실제 더 적은 제2간격만큼 상기 반도체 칩의 상기 주표면으로부터 돌출하고 상기 땜납범프보다 용융점이 높은 도체재료로 형성되어 있는 것을 특징으로하는 플립-칩 방법에 의해 피키지 기판위에 장착하기 위한 반도체 칩을 제공하는 것이다.
본 발명에 의하면, 반도체 칩과 패키지 기판사이의 간격이 초과 감소하는 것을 방지하기 위한 스토퍼(stopper)로서 작용하는 제2그룹의 전극 패드에 의하여, 플립칩 방법에 의해 패키지 기판상에 반도체 칩의 장착시에 땜납범프의 측면학산에 의해 발생되는 단락의 문제를 제거할 수 있다. 더우기, 번-인 공정을 위해 반도체 칩 내부에 제공된 활성 영역과 전기적 접속하여 제2그룹의 전극 패드를 제공함으로써, 제2그룹만의 전극 패드만 번-인 공정에 이용되기 때문에, 번-인 공정의 실행시에 땜납범프에 대한 손상을 피할수가 있다. 제1그룹의 전극 패드에 상응하는 땜납범프는 그대로 남게된다. 따라서 본 발명의 반도체 칩은 번-인 공정이 행해진 후 발생되는 반도체 장치에 대한 어떠한 결함을 제거하는 데 효과가 있다. 제2그룹의 전극 패드가 제1측면 크기보다 실제 더 큰 제2측면 크기를 가지므로서, 번-인 공정은 쉽게 효율적으로 달성된다.
본 발명의 다른 목적과 특징은 첨부된 도면에 의거한 이하의 상세한 설명에 의해 명확해질 것이다.
제5도는 본 발명의 제1실시예에 의한 반도체 칩 20을 정단면도로 도시한 것이고, 제6도는 이 반도체 칩 20을 저면도로 도시한 것이다. 제5도는 제6도의 5-5'선에 의한 단면도이다.
제5도는 참고로 하면, 반도체 칩 20은 하부 주표면 21a를 가지는 칩 몸체 21을 포함하며 제6도에 도시된 바와 같이 행렬 행태로 칩 몸체 21의 표면 21a에 다수의 전극 패드 22가 제공되고 있다. 전형적으로, 각 전극 패드 22는 240㎛Ø의 크기를 가지며 50㎛의 상호 간격 또는 피치(pitch)로 배치되어있다. 더우기 각각의 전극 패드 22는 땜납범프에 의해 덮혀 있고 제6도에 도시된 바와 같이 전극 패드에 상응하여 칩 몸체 21의 하단 표면에 땜납범프의 어레이가 형성되어 있다. 이러한 이유때문에 전극 패드와 땜납범프는 동일한 도면부호 22로 표시된다. 통상적으로 각각의 전극 패드 22는 칩 몸체 21내에 매립된 상호접속 패턴에 의한 학산 영역과 같이 반도체 칩 내에 형성된 활성부에 접속된다.
더우기, 칩 몸체 21에는 부호 23으로 일반적으로 표기된 다수의 전극 패드 23a-23j가 제공되어 있는데, 이 전극 패드 23a-23j는 제6도에 도시된 바와 같이 전극 패드 23은 긴 직사각형 형태를 갖고 칩 몸체 21의 측면 모서리를 따라 배치되어서, 패드 23의 세로방향은 칩 몸체 21의 측면 모서리 방향과 일치한다. 각 전극 패드 23는 240㎛×240㎛의 크기를 가질 수도 있다.
각각의 전극 패드 23은 캡 24에 의해 인접 전극 패드로부터 분리되어 있고 제6도에서 점선으로 개략적으로 표시된 상호접속 구조에 의해 반도체 칩 20에 형성된 확산 영역등의 활성부에 접속되어 있다. 보다 구체적으로는 내부 진단회로에 접속되는 소정의 전극 패드 22a-22k가 있으며 이러한 각각의 전극 패드 22a-22k는 반도체 칩 20내에 매립된 상호접속 패턴에 의하여 상응하는 전극 패드 22a-22j에 접속되어 있다. 전극 패드 23은 칩에 대해 번-인을 적용하고 번-인 후 칩의 기능을 시험하기 위해 이용된다. 그러나 전극 패드 23의 이용은 번-인 공정에 제한되지 않고 전력등을 공급하는데 이용될 수 있다.
제7도는 반도체 칩 20의 단면도를 도시하고 있다.
제7도를 참고하여, 반도체 칩 20은 장치의 활성영역을 한정하기 위한 필드산화물영역(field oxide region)202이 형성되는 반도체 기판 201을 포함한다. 활성영역에 상응하여, 확산영역 201a가 형성되고 확산영역 201a는 기판 201의 상부 주 표면상에 형성되는 게이트 전극 201b와 같이 어떤 활성구조와도 함께 절연 구조물 202아래로 매립된다. 절연구조물 202는 반도체 기판 21의 표면을 덮고 있는 절연층 202a와 층 202a를 덮고 있는 평탄층 202b를 포함한다. 더우기 상호접속 전극 201c는 총 202a에 형성되는 접촉홀을 지나 확산 영역 201a와 전기적으로 접속되도록 제공한다. 제7도의 구조에 있어서, 전극 201는 층 202b의 상부 주표면에 노출된다.
절연구조물 202는 또한 접촉홀 203a가 형성되는 절연층 203에 의해 덮혀진다. 접촉홀 203a는 전극 201c의 노출부분에 상응하여 형성되고, 층 203의 상부 주표면 위에 형성된 전극 패턴 204가 채워진다. 이로인하여, 전극 패턴 204는 전극 201c를 지나 확산영역 201a와 전기적 접속을 이룬다.
전극 패턴 204는 다른 절연층 205아래로 매립되고 절연층 205는 전극 패턴 204에 상응하는 접촉홀 205a를 형성하여 접촉홀 205a의 전극 패턴 204를 노출시킨다. 더우기, 각각의 접촉홀 205a는 도체로 채워지면 땜납범프 22와 전극 패드 23은 접촉홀 205a에 상응하는 절연층 205위에 제공된다. 제7도에 구조에 있어서, 땜납범프 22a와 전극 패드 23a 양자는 기판 201내에 확산영역에 접속된다. 후술되는 바와 같이, 전극 패드 23에 열결된 확산 영역 201a 를 포함하는 활성부는 번-인 공정에 이용된다.
제5도는 다시참고하면, 전극 패드 23은 전형적으로 금이나 알루미늄으로 형성되며 이는 실제 용융점이 땜납범프 22를 형성하는 납합금보다 높다. 땜납범프 22이 가열로를 통해 지나가면서 리플로를 발생시킬 지라도 전극 패드 23은 리플로가 발생되지 않는다. 더우기 전극 패드 23은 두께 h를 갖기 위해 형성되며 두께 h는 땜납범프 22의 돌출량 Ⅱ보다 작다(hH). 전형적으로, 땜납범프 22의 돌출량 Ⅱ는 100㎛정도이며, 반면에 전극 패드 23의 두께 h는 1-3㎛로 설정된다. 이로인해, 땜납범프 22는 91-93㎛정도로 전극 패드 23을 지나 돌출된다.
이와같이 땜납범프 22의 돌출량에 대해, 전극 패드 23의 두께 h를 설정하므로서 플립-칩 방법에 의해 패키지 기판위에 반도체 칩 1을 설치할 때 땜납범프 22와 상호 접속 패턴 사이의 접촉을 보장할 수가 있다.
이로인해, 땜납범프 22는 리플로시에 패키지 기판위에 제공되는 상호접속 패턴에 대해 확실하고 신뢰성있는 전기적 접촉이 이루어진다.
제8도는 제5도의 반도체 칩 20을 사용하는 반도체 패키지의 구조를 도시하고 있다.
제8도을 참고로 하면, 반도체 칩 20이 패키지 기판의 상부주 표면을 덮고 상부에 도체패턴 27a를 갖는 상호 접속기판 27에 의해 세라믹 재료의 패키지 기판 26상에 지지된다. 더우기 기판 27은 다수의 땜납범프가 형성되는 하부 주 표면 27a를 가지며, 땜납범프는 기판 27위에 형성된 관통구명(미도시)을 지나 도체 패턴 27a에 접속된다.
반도체 칩 20은 플립-칩 방법에 의해 상호 접속 기판위에 장착되어 반도체 칩 20의 표면 21a상의 각각의 땜납범프 22는 상호 접속 기판 27위에 형성된 도체 패턴 27a의 상응하는 부분에 확실하고 신뢰성 있는 접촉이 이루어진다. 이러한 접촉은 땜납범프 22의 리플로를 야기시키기 위하여 가열로를 통해 칩을 지지하는 기판 26과 함께 칩 20을 통과시키므로서 이루어진다. 더우기, 캡 30은 밀폐된 패키지 몸체 24를 형성하기 위해 땜납 29에 의해 패키지 기판의 상부 주표면에 장착된다. 그로인해, 반도체 칩 20은 패키지 몸체 24내에 용접 밀봉된다. 패키지 기관 26위에 있는 캡 30의 납땜은 상호 접속 기판 27위에 반도체 칩을 장착하기 위한 플립-칩 방법으로 동시에 이루어지거나 별도로 이루어질 수 있다.
반도체 칩 20을 상호접속기판 27위에 장착할 때 땜납범프 22와 상호접속 기판 27a 사이의 접촉은 전극패드 23의 두께 h가 땜납범프 22의 돌출량 H보다 적게 설정되므로서 전극 패드 23이 반도체 칩 20의 모서리를 따라 제공될지라도 문제없이 이루어진다. 한편, 리플로시에 땜납범프의 측면으로 퍼짐을 야기시키는 경향이 있는, 반도체 칩 20의 상호 접속기판 27에 대한 지나친 접근의 문제는 전극 패드 23이 리플로를 이용하는 온도에서 녹지 않기 때문에 완전히 제거된다. 이로인해, 본 발명에 따른 반도체 칩 20은 땜납범프의 리프로를 발생하는 경향이 있는 어떠한 단락도 제거시키는데 효과적이다.
제9도는 제5도의 반도체 칩 20에 응용되는 번-인 공정을 도시하고 있다.
제9도를 참고하면, 번-인 공정은 기저부 32와 이의 상부 주 표면 32a상에 제공된 지지부재 31을 포함하고 있는 지그 30을 이용한다. 지지부재 31에는 쇼울더부(shoulder part) 31a가 형성되어 있고 이 쇼울더부 31a에서 상부 방향으로 돌출되게 탐침 바늘 33이 제공되어 있다.
반도체 칩 20은 지그 30위에 설치되어 전극 패드 23이 제9도에 도시된 바와 같이 쇼울더부 31a와 결합되고 이로인해 탐침 바늘 33은 전극 패드 23의 하부 표면과 전기적으로 접촉을 이룬다. 기저부 32의 상부 주 표면 32a가 쇼울더부 31a와 결합되고 이로인해 탐침 바늘 33은 전극 패드 23의 하부 표면과 전기적으로 접촉을 이룬다. 기저부 32의 상부 주 표면 32a가 쇼울더부 31a보다 훨씬 아래에 위치하므로서 반도체 칩 20의 하부 주 표면에 있는 땜납범프가 표면 32a와 접촉하므로서 손상을 입을 염려가 없다.
제9도에 도시된 상태에서, 번-인 전압은 최악의 작동 환경을 모의실험하기 위해 탐침 바늘 33을 지나 전극 패드 23에 인가된다. 이로인해 반도체 칩 20의 하부 주 표면에서 땜납범프 22은 손상되지 않고 남아있게 된다. 그리고 상호접속 가판상의 상호접속 패턴 27a과 땜납범프 22사이의 전기적 접속이 실패할 위험이 감소된다. 전극 패드 23이 전극 태드 22보다 크기가 더 크기 때문에 탐침 바늘 33을 전극 패드 23에 접촉시키기 위한 어려움이 없다. 본 발명에서 제안된 구조는 대용량 집적도와 많은 수의 전극 패드를 갖는 반도체 장치에 특히 접합하다.
더우기, 본 발명은 여기에 명시된 실시예에 제한되지 않고 다양한 변경과 수정이 본 발명의 범위로부터 이탈되지 않고 이루어질 수 있다.

Claims (4)

  1. 외부의 전기적 접속을 위하여 상기 반도체칩(20)의 주표면(21a)에 제공된 제1그룹의 다수의 전극 패드(22)를 구비하되, 이 전극패드의 각각은 제1측면 크기를 갖고 상기 반도체 칩(20)의 활성부(201a)에 전기적으로 접속되고, 상기 제1그룹의 전극패드는 상기 반도체 칩(20)의 상기 주 표면에 행렬로 제공되어 있고; 각각 상기 제1측면 크기보다 실제 더 큰 제2측면 크기를 갖고 번-인 공정에 이용되는 상기 반도체 칩의 활성부와 전기적 접속하여 상기 반도체 칩의 상기 주표면(21a)위에 제공된 제2그룹의 다수 전극 패드(23)를 구비하고; 상기 제1그룹의 상기 전극 패드의 각각은 상기 반도체 칩의 주표면에서 제 1간격(11)만큼 돌출하는 땜납펌프(22)에 의하여 덮혀져 있고; 상기 제2그룹의 상기 전극패드의 각각은 상기 제 1간격보다 실제 더 적은 제 2간격(h) 만큼 상기 반도체 칩의 상기 주표면으로부터 돌출하고 상기 땜납범프보다 용융점이 높은 도체 재료로 형성되어 있고, 상기 제2그룹의 상기 전극패드의 각각은 상기 제1그룹의 상응하는 전극 패드(22)에 전기적으로 접속되며; 상기 땜납범프의 각각은 상기 반도체 칩이 주표면에 대하여 상기 제2그룹의 상기 전극패드의 레벨보다 근접한 레벨에서 중앙에 있는 것을 특징으로 하는 플립-칩 방법에 의해 패키지 기판위에 정착하기 위한 반도체칩.
  2. 제1항에 있어서, 상기 제2그룹의 상기 전극패드(23)가 AL과 Au으로 이루어지는 그룹으로부터 선택되는 금속으로 형성되는 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 제2간격(h)은 상기 반도체 칩의 상기 주표면의 패키지 기판의 주 표면(27a)에 접속되는 플립-칩 방법에 의하여 반도체 칩을 패키지 기판(26, 27)위에 장착할때 상기 땜납범프가 서로 접촉하지 않도록 상기 제1간격(Ⅱ)에 대하여 설정되는 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서, 상기 제2그룹의 상기 전극패드가 상기 반도체 칩의 모서리를 따라 배치되는 것을 특징으로 하는 반도체 칩.
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