JPS63128636A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63128636A JPS63128636A JP61275908A JP27590886A JPS63128636A JP S63128636 A JPS63128636 A JP S63128636A JP 61275908 A JP61275908 A JP 61275908A JP 27590886 A JP27590886 A JP 27590886A JP S63128636 A JPS63128636 A JP S63128636A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000523 sample Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 20
- 230000002950 deficient Effects 0.000 description 4
- 239000008188 pellet Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置（以下ＩＣという）の構造
に関し、特にウェーハ特性チェックの際探針ズレを早期
に検出する金属パターンに関する。
に関し、特にウェーハ特性チェックの際探針ズレを早期
に検出する金属パターンに関する。
ＩＣは素子を形成後、ウェーハ特性チェックを行なう。
ウェーハ特性チェックは、電極パッドに探針を接触して
行なう。第２図（ＩＬ）は電極パッド３の配列を示した
ウェーハ平面図である。
行なう。第２図（ＩＬ）は電極パッド３の配列を示した
ウェーハ平面図である。
電極パッド３はすべて同一形状であって、半導体素子を
組込んだ半導体基板ｌの上の絶縁膜２上に、例えば１０
０μｍｘｉｏｏμｍ の大きさで配列している。ウェー
ハ特性チェックのときには、第２図（ｂ） Ｋ示すよう
に探針群６がすべての電極パッド３に同時に接触するよ
うにしている。
組込んだ半導体基板ｌの上の絶縁膜２上に、例えば１０
０μｍｘｉｏｏμｍ の大きさで配列している。ウェー
ハ特性チェックのときには、第２図（ｂ） Ｋ示すよう
に探針群６がすべての電極パッド３に同時に接触するよ
うにしている。
ウェーハ特性チェックは、探針を全パッドに電気的に接
触させ、しかる後にＩＣテスタを用いてＩＣの回路機能
および特性をチェックし、不良ペレットはレーザ光線等
にょシその表面を破壊してしまうことを自動的に連続し
て行う。
触させ、しかる後にＩＣテスタを用いてＩＣの回路機能
および特性をチェックし、不良ペレットはレーザ光線等
にょシその表面を破壊してしまうことを自動的に連続し
て行う。
しかしながら、探針とパッドの相対位置が第２図（ｅ）
に示すように目合わせずれ、あるいはりニーへの吸着不
完全等の原因によシずれ、電気的に非接触となってしま
った場合は、当然ＩＣテスタのチェックの結果も不良と
なってしまい、本来良品のペレットを不良と誤判定し、
ＩＣを破壊してしまい（歩留低下）、また電気的に非接
触とならないまでも探針が内部素子を傷つけてしまった
シする不具合が発生する。
に示すように目合わせずれ、あるいはりニーへの吸着不
完全等の原因によシずれ、電気的に非接触となってしま
った場合は、当然ＩＣテスタのチェックの結果も不良と
なってしまい、本来良品のペレットを不良と誤判定し、
ＩＣを破壊してしまい（歩留低下）、また電気的に非接
触とならないまでも探針が内部素子を傷つけてしまった
シする不具合が発生する。
前述した従来のＩＣのパッドの構造では全部のパッドの
大きさが同じであるため、この様な事故を未然に防止で
きず、事故′が発見された時点では既に大量のＩＣが不
良となってしまうという欠点を有する。
大きさが同じであるため、この様な事故を未然に防止で
きず、事故′が発見された時点では既に大量のＩＣが不
良となってしまうという欠点を有する。
本発明の目的は、上記の欠点を除去し、探針ずれを早期
に検出することのできる位置検出用パッドを配設した半
導体集積回路装置を提供することにある。
に検出することのできる位置検出用パッドを配設した半
導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、半導体素子を組込んだ
ウェーハの表面絶縁膜上に、通常の電極パッドと並んで
、下記の位置検出用パッドを配設している。
ウェーハの表面絶縁膜上に、通常の電極パッドと並んで
、下記の位置検出用パッドを配設している。
位置検出用パッドは、その周辺部が金属で、中央部は絶
縁膜を露出し、該金属に外部から特定の電位を与える配
線接続がなされていて、ウーハとウェーハ特性チェック
用探針群との相対位置が正規であれば、前記位置検出用
パッドの中央部に探針が位置し相対位置が一足値以上変
位すると、前記周辺部の金属に探針が接触するように、
前記中央部の位置・形状が定められている。
縁膜を露出し、該金属に外部から特定の電位を与える配
線接続がなされていて、ウーハとウェーハ特性チェック
用探針群との相対位置が正規であれば、前記位置検出用
パッドの中央部に探針が位置し相対位置が一足値以上変
位すると、前記周辺部の金属に探針が接触するように、
前記中央部の位置・形状が定められている。
ウェーハと探針群との相対関係がずれると、探針群の１
つで、本発明の位置検出用パッドの探針もずれる。°そ
のとき探針は位置検出用パッドの周辺部の金属に接触す
る。金属は特定の電位になっているから探針はその電圧
を検出する。
つで、本発明の位置検出用パッドの探針もずれる。°そ
のとき探針は位置検出用パッドの周辺部の金属に接触す
る。金属は特定の電位になっているから探針はその電圧
を検出する。
これによってウェーハの位置がずれていることが直ちＫ
わかる。
わかる。
以下、図面を参照して、本発明の一実施例につき説明す
る。第１図（ａ）は実施例の平面図でおる。この実施例
は、第２図と同一の約１００μｍＸ ＩＱＱｇｎの大き
さの電極パッド３の配列を有するものであるが、図示の
ように位置検出用パッド（以下では検出パッドという）
４を、ｘｘ’ｓ。
る。第１図（ａ）は実施例の平面図でおる。この実施例
は、第２図と同一の約１００μｍＸ ＩＱＱｇｎの大き
さの電極パッド３の配列を有するものであるが、図示の
ように位置検出用パッド（以下では検出パッドという）
４を、ｘｘ’ｓ。
ＹＹ’線の交点にあたる部分に設けている。検出パッド
４は通常の電極パッド３とほぼ同形のアルミニウムパタ
ーンであるが、中央部５は打抜き、絶縁膜２が露出され
ている。検出パッド４の金属（周辺部）は、電極パッド
の１つである３ａと、絶縁膜２上の配線４ａで、電気的
に接続されていて、ウェーハチェックのときは、電極パ
ッド３＆と同電位になる。第１図（ｂ）はつ工−ハ特性
チェックの際に、ウェーハの相対位置が正規である場合
の、断面図である。探針群６は、すべての電極パッド３
に接触しているとともに、検出パッド４に対応する探針
６（０）は、中央部５においてその先端が絶縁膜２に接
している。したがって探針６（０）は、検出パッド４に
対して電気的にオープンである。
４は通常の電極パッド３とほぼ同形のアルミニウムパタ
ーンであるが、中央部５は打抜き、絶縁膜２が露出され
ている。検出パッド４の金属（周辺部）は、電極パッド
の１つである３ａと、絶縁膜２上の配線４ａで、電気的
に接続されていて、ウェーハチェックのときは、電極パ
ッド３＆と同電位になる。第１図（ｂ）はつ工−ハ特性
チェックの際に、ウェーハの相対位置が正規である場合
の、断面図である。探針群６は、すべての電極パッド３
に接触しているとともに、検出パッド４に対応する探針
６（０）は、中央部５においてその先端が絶縁膜２に接
している。したがって探針６（０）は、検出パッド４に
対して電気的にオープンである。
ところが、第１図（ｅ）に示すようにウェーハの位置が
ずれ、例えば正規の位置よりＸＸ′方向に左寄シになっ
たとすると、探針６（Ｏ）は検出パッド４の金属に接触
する。探針６（０）は、検出パッド４を介して電極パッ
ド３（ａ）と電気的にショートする。このようにして、
検出パッド４の電位を、ｌＣテスタで測定していれば、
ウェーハの正規の位置ずれを直ちに検出できる。検出パ
ッド４の中央部５の大きさを、ウェーハの許容しうる位
置ずれから勘案して定めておけば、ウェーハのずれが大
きく、従来の技術に述べたような事故がおこる前に、位
置ずれを検出でき、位置修正を行なうことができる。
ずれ、例えば正規の位置よりＸＸ′方向に左寄シになっ
たとすると、探針６（Ｏ）は検出パッド４の金属に接触
する。探針６（０）は、検出パッド４を介して電極パッ
ド３（ａ）と電気的にショートする。このようにして、
検出パッド４の電位を、ｌＣテスタで測定していれば、
ウェーハの正規の位置ずれを直ちに検出できる。検出パ
ッド４の中央部５の大きさを、ウェーハの許容しうる位
置ずれから勘案して定めておけば、ウェーハのずれが大
きく、従来の技術に述べたような事故がおこる前に、位
置ずれを検出でき、位置修正を行なうことができる。
なお、上記説明は、ＸＸ′方向のずれについて述べたが
ＹＹ’方向、あるいは両方向ともにずれた場合にも有効
であることはいうまでもない。
ＹＹ’方向、あるいは両方向ともにずれた場合にも有効
であることはいうまでもない。
検出パッド４は、１個でなく複数個設ければ位置検出確
度はさらに向上する。例えば３個または４個を用い、ウ
ェーハの隅におくようにすればよい。また、検出パッド
４の金属に、電位を与える手段として、半導体基板１円
の内部配線を用いることもできる。
度はさらに向上する。例えば３個または４個を用い、ウ
ェーハの隅におくようにすればよい。また、検出パッド
４の金属に、電位を与える手段として、半導体基板１円
の内部配線を用いることもできる。
以上、説明したように、本発明は従来の電極パッドのほ
かに、位置検出用パッドを設けることによって、ウェー
ハの特性チェックの際に、事前にウェーハの位置ずれを
容易に検出できる。
かに、位置検出用パッドを設けることによって、ウェー
ハの特性チェックの際に、事前にウェーハの位置ずれを
容易に検出できる。
これによって正しく位置修正を行なえば、ＩＣ特性によ
シベレットを不良と誤判断する危険を防止でき、誤シに
よる歩留低下が生じない。また探針によってペレットが
損壊をうけることがない。
シベレットを不良と誤判断する危険を防止でき、誤シに
よる歩留低下が生じない。また探針によってペレットが
損壊をうけることがない。
第１図は、本発明の一実施例の平面図・断面図、第２図
は従来例の平面図拳断面図である。 １・・・半導体基板、 ２・・・絶縁膜、３．３ａ
・・・電極パッド、 ４・・・位置検出用パッド（検出パッド）、５・・・検
出パッドの中央部、 ６・・・探針群、６（０） 、 ６（１１、・・・各探
針。
は従来例の平面図拳断面図である。 １・・・半導体基板、 ２・・・絶縁膜、３．３ａ
・・・電極パッド、 ４・・・位置検出用パッド（検出パッド）、５・・・検
出パッドの中央部、 ６・・・探針群、６（０） 、 ６（１１、・・・各探
針。
Claims (1)
- 半導体素子を組込んだウェーハの表面絶縁膜上に、通常
の電極パッドと並んで、その周辺部が金属で、中央部は
絶縁膜を露出し、該金属に外部から特定の電位を与える
配線接続がなされている、位置検出用パッドを配設した
半導体集積回路装置であつて、ウェーハとウェーハ特性
チェック用探針群との相対位置が正規であれば、前記位
置検出用パッドの中央部に探針が位置し相対位置が一定
値以上変位すると、前記周辺部の金属に探針が接触する
ように、前記中央部の位置・形状が定められていること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275908A JPS63128636A (ja) | 1986-11-18 | 1986-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275908A JPS63128636A (ja) | 1986-11-18 | 1986-11-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128636A true JPS63128636A (ja) | 1988-06-01 |
| JPH0517706B2 JPH0517706B2 (ja) | 1993-03-09 |
Family
ID=17562106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275908A Granted JPS63128636A (ja) | 1986-11-18 | 1986-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128636A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475236A (en) * | 1991-09-02 | 1995-12-12 | Fujitsu Limited | Semiconductor chip for mounting on a semiconductor package substrate by a flip-clip process |
| US5616931A (en) * | 1994-08-24 | 1997-04-01 | Nec Corporation | Semiconductor device |
| JP2006147601A (ja) * | 2004-11-16 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体ウェハーおよびその検査方法 |
| JP2010190737A (ja) * | 2009-02-18 | 2010-09-02 | Seiko Instruments Inc | 半導体検査装置 |
-
1986
- 1986-11-18 JP JP61275908A patent/JPS63128636A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475236A (en) * | 1991-09-02 | 1995-12-12 | Fujitsu Limited | Semiconductor chip for mounting on a semiconductor package substrate by a flip-clip process |
| US5616931A (en) * | 1994-08-24 | 1997-04-01 | Nec Corporation | Semiconductor device |
| GB2292637B (en) * | 1994-08-24 | 1998-07-22 | Nec Corp | Semiconductor device |
| JP2006147601A (ja) * | 2004-11-16 | 2006-06-08 | Matsushita Electric Ind Co Ltd | 半導体ウェハーおよびその検査方法 |
| JP4570446B2 (ja) * | 2004-11-16 | 2010-10-27 | パナソニック株式会社 | 半導体ウェハーおよびその検査方法 |
| JP2010190737A (ja) * | 2009-02-18 | 2010-09-02 | Seiko Instruments Inc | 半導体検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0517706B2 (ja) | 1993-03-09 |
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