JPH0517706B2 - - Google Patents
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- JPH0517706B2 JPH0517706B2 JP61275908A JP27590886A JPH0517706B2 JP H0517706 B2 JPH0517706 B2 JP H0517706B2 JP 61275908 A JP61275908 A JP 61275908A JP 27590886 A JP27590886 A JP 27590886A JP H0517706 B2 JPH0517706 B2 JP H0517706B2
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- JP
- Japan
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- wafer
- probe
- metal
- pad
- insulating film
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- 238000001514 detection method Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 22
- 230000002950 deficient Effects 0.000 description 5
- 239000008188 pellet Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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- 238000006073 displacement reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置（以下ICという）
の構造に関し、特にウエーハ特性チエツクの際探
針ズレを早期に検出する金属パターンに関する。
の構造に関し、特にウエーハ特性チエツクの際探
針ズレを早期に検出する金属パターンに関する。
ICは素子を形成後、ウエーハ特性チエツクを
行なう。ウエーハ特性チエツクは、電極パツドに
探針を接触して行なう。第２図ａは電極パツド３
の配列を示したウエーハ平面図である。電極パツ
ド３はすべて同一形状であつて、半導体素子を組
込んだ半導体基板１の上の絶縁膜２上に、例えば
100μm×100μmの大きさで配列している。ウエー
ハ特性チエツクのときには、第２図ｂに示すよう
に探針群６がすべての電極パツド３に同時に接触
するようにしている。
行なう。ウエーハ特性チエツクは、電極パツドに
探針を接触して行なう。第２図ａは電極パツド３
の配列を示したウエーハ平面図である。電極パツ
ド３はすべて同一形状であつて、半導体素子を組
込んだ半導体基板１の上の絶縁膜２上に、例えば
100μm×100μmの大きさで配列している。ウエー
ハ特性チエツクのときには、第２図ｂに示すよう
に探針群６がすべての電極パツド３に同時に接触
するようにしている。
ウエーハ特性チエツクは、探針を全パツドに電
気的に接触させ、しかる後にICテスタを用いて
ICの回路機能および特性をチエツクし、不良ペ
レツトはレーザ光線等によりその表面を破壊して
しまうことを自動的に連続して行う。
気的に接触させ、しかる後にICテスタを用いて
ICの回路機能および特性をチエツクし、不良ペ
レツトはレーザ光線等によりその表面を破壊して
しまうことを自動的に連続して行う。
しかしながら、探針とパツドの相対位置が第２
図ｃに示すように目合わせずれ、あるいはウエー
ハの吸着不完全等の原因によりずれ、電気的に非
接触となつてしまつた場合は、当然ICテスタの
チエツクの結果も不良となつてしまい、本来良品
のペレツトを不良と誤判定し、ICを破壊してし
まい（歩留低下）、また電気的に非接触とならな
いまでも探針が内部素子を傷つけてしまつたりす
る不具合が発生する。
図ｃに示すように目合わせずれ、あるいはウエー
ハの吸着不完全等の原因によりずれ、電気的に非
接触となつてしまつた場合は、当然ICテスタの
チエツクの結果も不良となつてしまい、本来良品
のペレツトを不良と誤判定し、ICを破壊してし
まい（歩留低下）、また電気的に非接触とならな
いまでも探針が内部素子を傷つけてしまつたりす
る不具合が発生する。
前述した従来のICのパツドの構造では全部の
パツドの大きさが同じであるため、この様な事故
を未然に防止できず、事故が発見された時点では
既に大量のICが不良となつてしまうという欠点
を有する。
パツドの大きさが同じであるため、この様な事故
を未然に防止できず、事故が発見された時点では
既に大量のICが不良となつてしまうという欠点
を有する。
本発明の目的は、上記の欠点を除去し、探針ず
れを早期に検出することのできる位置検出用パツ
ドを配設した半導体集積回路装置を提供すること
にある。
れを早期に検出することのできる位置検出用パツ
ドを配設した半導体集積回路装置を提供すること
にある。
本発明の半導体集積回路装置は、半導体素子を
組込んだウエーハの表面絶縁膜上に、通常の電極
パツドと並んで、下記の位置検出用パツドを配設
している。
組込んだウエーハの表面絶縁膜上に、通常の電極
パツドと並んで、下記の位置検出用パツドを配設
している。
位置検出用パツドは、その周辺部が金属で、中
央部は絶縁膜を露出し、該金属に外部から特定の
電位を与える配線接続がなされていて、ウエーハ
とウエーハ特性チエツク用探針群との相対位置が
正規であれば、前記位置検出用パツドの中央部に
探針が位置し相対位置が一定値以上変位すると、
前記周辺部の金属に探針が接触するように、前記
中央部の位置・形状が定められている。
央部は絶縁膜を露出し、該金属に外部から特定の
電位を与える配線接続がなされていて、ウエーハ
とウエーハ特性チエツク用探針群との相対位置が
正規であれば、前記位置検出用パツドの中央部に
探針が位置し相対位置が一定値以上変位すると、
前記周辺部の金属に探針が接触するように、前記
中央部の位置・形状が定められている。
ウエーハと探針群との相対関係がずれると、探
針群の１つで、本発明の位置検出用パツドの探針
もずれる。そのとき探針は位置検出用パツドの周
辺部の金属に接触する。金属は特定の電位になつ
ているから探針はその電圧を検出する。これによ
つてウエーハの位置がずれていることが直ちにわ
かる。
針群の１つで、本発明の位置検出用パツドの探針
もずれる。そのとき探針は位置検出用パツドの周
辺部の金属に接触する。金属は特定の電位になつ
ているから探針はその電圧を検出する。これによ
つてウエーハの位置がずれていることが直ちにわ
かる。
以下、図面を参照して、本発明の一実施例につ
き説明する。第１図ａは実施例の平面図である。
この実施例は、第２図と同一の約100μm×100μm
の大きさの電極パツド３の配列を有するものであ
るが、図示のように位置検出用パツド（以下では
検出パツドという）４を、XX′線、YY′線の交点
にあたる部分に設けている。検出パツド４は通常
の電極パツド３とほぼ同形のアルミニウムパター
ンであるが、中央部５は打抜き、絶縁膜２が露出
されている。検出パツド４の金属（周辺部）は、
電極パツドの１つである３ａと、絶縁膜２上の配
線４ａで、電気的に接続されていて、ウエーハチ
エツクのときは、電極パツド３ａと同電位にな
る。第１図ｂはウエーハ特性チエツクの際に、ウ
エーハの相対位置が正規である場合の、断面図で
ある。探針群６は、すべての電極パツド３に接触
しているとともに、検出パツド４に対応する探針
６（０）は、中央部５においてその先端が絶縁膜
２に接している。したがつて探針６（０）は、検
出パツド４に対して電気的にオープンである。
き説明する。第１図ａは実施例の平面図である。
この実施例は、第２図と同一の約100μm×100μm
の大きさの電極パツド３の配列を有するものであ
るが、図示のように位置検出用パツド（以下では
検出パツドという）４を、XX′線、YY′線の交点
にあたる部分に設けている。検出パツド４は通常
の電極パツド３とほぼ同形のアルミニウムパター
ンであるが、中央部５は打抜き、絶縁膜２が露出
されている。検出パツド４の金属（周辺部）は、
電極パツドの１つである３ａと、絶縁膜２上の配
線４ａで、電気的に接続されていて、ウエーハチ
エツクのときは、電極パツド３ａと同電位にな
る。第１図ｂはウエーハ特性チエツクの際に、ウ
エーハの相対位置が正規である場合の、断面図で
ある。探針群６は、すべての電極パツド３に接触
しているとともに、検出パツド４に対応する探針
６（０）は、中央部５においてその先端が絶縁膜
２に接している。したがつて探針６（０）は、検
出パツド４に対して電気的にオープンである。
ところが、第１図ｃに示すようにウエーハの位
置がずれ、例えば正規の位置よりXX′方向に左寄
りになつたとすると、探針６（０）は検出パツド
４の金属に接触する。探針６（０）は、検出パツ
ド４を介して電極パツド３ａと電気的にシヨート
する。このようにして、検出パツド４の電位を、
ICテスタで測定していれば、ウエーハの正規の
位置ずれを直ちに検出できる。検出パツド４の中
央部５の大きさを、ウエーハの許容しうる位置ず
れから勘案して定めておけば、ウエーハのずれが
大きく、従来の技術に述べたような事故がおこる
前に、位置ずれを検出でき、位置修正を行なうこ
とができる。
置がずれ、例えば正規の位置よりXX′方向に左寄
りになつたとすると、探針６（０）は検出パツド
４の金属に接触する。探針６（０）は、検出パツ
ド４を介して電極パツド３ａと電気的にシヨート
する。このようにして、検出パツド４の電位を、
ICテスタで測定していれば、ウエーハの正規の
位置ずれを直ちに検出できる。検出パツド４の中
央部５の大きさを、ウエーハの許容しうる位置ず
れから勘案して定めておけば、ウエーハのずれが
大きく、従来の技術に述べたような事故がおこる
前に、位置ずれを検出でき、位置修正を行なうこ
とができる。
なお、上記説明は、XX′方向のずれについて述
べたがYY′方向、あるいは両方向ともにずれた場
合にも有効であることはいうまでもない。検出パ
ツド４は、１個でなく複数個設ければ位置検出確
度はさらに向上する。例えば３個または４個を用
い、ウエーハの隅におくようにすればよい。ま
た、検出パツド４の金属に、電位を与える手段と
して、半導体基板１内の内部配線を用いることも
できる。
べたがYY′方向、あるいは両方向ともにずれた場
合にも有効であることはいうまでもない。検出パ
ツド４は、１個でなく複数個設ければ位置検出確
度はさらに向上する。例えば３個または４個を用
い、ウエーハの隅におくようにすればよい。ま
た、検出パツド４の金属に、電位を与える手段と
して、半導体基板１内の内部配線を用いることも
できる。
以上、説明したように、本発明は従来の電極パ
ツドのほかに、位置検出用パツドを設けることに
よつて、ウエーハの特性チエツクの際に、事前に
ウエーハの位置ずれを容易に検出できる。これに
よつて正しく位置修正を行なえば、IC特性によ
りペレツトを不良と誤判断する危険を防止でき、
誤りによる歩留低下が生じない。また探針によつ
てペレツトが損壊をうけることがない。
ツドのほかに、位置検出用パツドを設けることに
よつて、ウエーハの特性チエツクの際に、事前に
ウエーハの位置ずれを容易に検出できる。これに
よつて正しく位置修正を行なえば、IC特性によ
りペレツトを不良と誤判断する危険を防止でき、
誤りによる歩留低下が生じない。また探針によつ
てペレツトが損壊をうけることがない。
第１図は、本発明の一実施例の平面図・断面
図、第２図は従来例の平面図・断面図である。 １……半導体基板、２……絶縁膜、３，３ａ…
…電極パツド、４……位置検出用パツド（検出パ
ツド）、５……検出パツドの中央部、６……探針
群、６（０），６（１）……各探針。
図、第２図は従来例の平面図・断面図である。 １……半導体基板、２……絶縁膜、３，３ａ…
…電極パツド、４……位置検出用パツド（検出パ
ツド）、５……検出パツドの中央部、６……探針
群、６（０），６（１）……各探針。
Claims (1)
- １ 半導体素子を組込んだウエーハの表面絶縁膜
上に、通常の電極パツドと並んで、その周辺部が
金属で、中央部は絶縁膜を露出し、該金属に外部
から特定の電位を与える配線接続がなされてい
る、位置検出用パツドを配設した半導体集積回路
装置であつて、ウエーハとウエーハ特性チエツク
用探針群との相対位置が正規であれば、前記位置
検出用パツドの中央部に探針が位置し相対位置が
一定値以上変位すると、前記周辺部の金属に探針
が接触するように、前記中央部の位置・形状が定
められていることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275908A JPS63128636A (ja) | 1986-11-18 | 1986-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275908A JPS63128636A (ja) | 1986-11-18 | 1986-11-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128636A JPS63128636A (ja) | 1988-06-01 |
| JPH0517706B2 true JPH0517706B2 (ja) | 1993-03-09 |
Family
ID=17562106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275908A Granted JPS63128636A (ja) | 1986-11-18 | 1986-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128636A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563029A (ja) * | 1991-09-02 | 1993-03-12 | Fujitsu Ltd | 半導体素子 |
| GB2292637B (en) * | 1994-08-24 | 1998-07-22 | Nec Corp | Semiconductor device |
| JP4570446B2 (ja) * | 2004-11-16 | 2010-10-27 | パナソニック株式会社 | 半導体ウェハーおよびその検査方法 |
| JP5191924B2 (ja) * | 2009-02-18 | 2013-05-08 | セイコーインスツル株式会社 | 半導体検査装置 |
-
1986
- 1986-11-18 JP JP61275908A patent/JPS63128636A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128636A (ja) | 1988-06-01 |
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