KR910007510B1

KR910007510B1 - 반도체장치

Info

Publication number: KR910007510B1
Application number: KR1019890000575A
Authority: KR
Inventors: 미치히로 이시카와
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-01-20
Filing date: 1989-01-20
Publication date: 1991-09-26
Also published as: KR890012370A; DE68914005T2; US5014003A; DE68914005D1; EP0325269A1; JPH01184935A; EP0325269B1

Abstract

내용 없음.

Description

반도체장치

제1도와 제5도 내지 제9도는 본 발명에 사용되는 도통판단패턴의 예를 나타내는 도면.

제2도는 본 발명에 따른 탐침과 프로빙패드의 위치정합점검방법을 설명하기 위한 도면.

제3도는 반도체칩내의 도통판단패턴의 배치를 타나내는 배치도.

제4도는 본 발명에 따른 판단패턴을 칩내에 복수개 설치할 경우 대표적인 배열예를 나타낸 도면.

제10도는 다수칩을 동시에 프로빙할 경우, 본 발명에 따른 판단패턴을 칩내에 배치한 예를 나타낸 배치도.

제11도는 탐침과 프로빙패드의 회전에 의한 부정합을 설명하기 위한 설명도이다.

* 도면의 주요부분에 대한 부호의 설명

1, 1', 11, 11', 1-1∼1-6 : 도통판단패턴

2, 3, 5, 2', 3', 5', 13, 15 : 패드

4, 6, 14 : 배선 7, 9 : 프로빙패드

21, 22 : 탐침 30a, 30b : 판단패턴의 장소

12, 23, 24 : 반도체칩 31 : 패드배열이미지

32 : 탐침배열이미지

[적용분야]

본 발명은 반도체장치에 관한 것으로, 특히 웨이퍼프로빙(wafer probing)을 할 때 탐침과 프로빙패드(probing pad)의 위치를 맞추는데에 사용되는 판단패턴을 갖춘 반도체장치에 관한 것이다.

[종래의 기술 및 그 문제점]

일반적으로 반도체장치 제조의 최종단계에 있어서, 웨이퍼상에 형성된 반도체칩의 주변에 설치된 프로빙패드에 시험장치인 탐침을 접촉시켜 반도체칩이 양품인가 불량품인가를 판정하는 전기적인 시험이 수행되는 바, 이 경우 탐침과 패드의 위치정합은 탐침과 패드의 윗부분에 현미경을 세트시켜 그 현미경으로 부터 탐침과 패드의 위치를 관찰함으로써 이루어진다.

상기 위치정합에 있어서 탐침이 존재하게 되는 영역이 좁을 경우에는 탐침과 패드의 위치를 관찰하는 현미경을 고배율로 해서 위치정합의 정밀도를 높일 수 있었다. 그러나 반도체소자의 고성능화에 따라 칩크기가 증대되고, 또 많은 칩을 동시에 프로빙해야 하기 때문에, 탐침이 존재하는 영역, 즉 위치정합판정영역이 넓어지게 되는 경향이 있다.

그러나 상기와 같이 탐침이 존재하게 되는 영역이 넓어지게 된 경우, 탐침과 패드의 위치정합의 정밀도를 높이기 위해서 현미경의 배율을 고배율화하면, 탐침 영역전체를 관찰할 수 없는 부분적인 관찰을 하게 되기 때문에 패드의 위치 정합이 곤란하게 된다. 또 위치정합을 용이하게 하기 위해 현미경의 배율을 저배율화해서 탐침의 영역전체를 관찰하도록 하면, 탐침과 패드의 위치정합의 정밀도를 향상시키는 것이 곤란하게 된다.

상기와 같이 반도체소자의 고성능화에 따라 칩크기가 증대되므로 인하여 다수칩에 대해 동시프로빙등을 수행하게 됨과 더불어 탐침의 위치정합판정영역이 넓어지게 되는 경우, 종래와 같이 탐침과 패드의 위치정합을 현미경을 관찰함에 있어 현미경이 고비율화될 때는 위치정합이 곤란하게 되고 또 저배율화될때는 정밀도가 저하된다는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안해서 발명된 것으로, 탐침의 위치정합판정영역이 넓어지게 되는 경우 저배율의 현미경관찰로 탐침과 패드의 위치정합을 수행하여도 높은 정밀도로 위치정합을 할 수 있도록 된 반도체 장치를 제공하는데 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 탐침과 프로빙패드의 위치정합이 정확하게 수행되는가 수행되지 않는가의 여부를 판단하기 위한 판단패턴을 갖춘 반도체장치에 있어서, 서로 전기적으로 접속된 적어도 2개이상의 도전패드가 구비되어 있고, 이들 판단패턴이 위치정합판정영역내에 적어도 2장소에 설치되도록 구성되어 있다.

또 상기 다수의 도전패드중 적어도 1개의 도전패드의 폭을 프로빙패드의 폭보다 좁게해도 된다.

[작용]

상기와 같이 구성된 본 발명은, 서로 전기적으로 접속된 2개의 패드를 각각 탐침으로 동시에 접속시킬 때 2개의 탐침간에 전기적인 도통이 이루어지면 여타 탐침과 패드의 위치정합 역시 정확하게 수행되고 있다는 것으로 판단하게 된다.

그러나 탐침과 패드의 도통을 한 장소의 점검패턴(30a)에서 판단했을 때 제11도에 나타낸 바와 같이 회전오차가 발생하게 되는 경우, 패드배열이미지(31)와 탐침배열이미지(32)가 서로 일치되지 않게 되어 정확한 위치정합판단을 할 수 없게 된다. 이처럼 회전오차가 발생된 경우에 있어서도 본 발명에서는 정확하게 위치정합판단을 하기 위해서 판단패턴을 위치정합판정영역내에 적어도 2개 이상을 설치하도록 하고 있다.

또한 프로빙패드보다도 도전패드의 폭을 좁게 함으로써 위치정합의 정밀도를 향상시킬 수 있게 된다.

[실시예]

이하, 예시도면에 의거해서 본 발명의 1실시예를 상세히 설명한다.

제1도는 본 발명에 이용되는 도통판단패턴(1)을 나타낸 것으로, 2개의 도전패드(2,3)가 배선패턴(4)에 의해 접속되도록 되어 있다. 이와 같은 도통판단패턴(1)에 대해 제2도에 나타낸 바와 같이 탐침(21)과 탐침(22)을 패드(2,3)에 접속시키고, 이 탐침(21,22)간에 전기적인 도통이 이루어지는지 이루어지지 않은지의 여부를 도통판단기를 이용하여 측정해서, 도통될 경우에는 탐침(21,22)과 패드(2,3)가 정확하게 접촉하고 있는 것으로 판단하게 되는바, 여기서 탐침(21,22)과 도통판단패턴(1)이 정확하게 접촉하고 있는 것으로 판단하게 된다. 즉, 탐침과 패드의 위치정합이 정확하게 된 것으로 판단하게 된다. 그러나 탐침(21,22)과 도통판단패턴(1)간의 위치정합판단을 탐침이 존재하는 위치정합판정영역내의 한 장소에서만 수행할 경우에 상술한 바와 같이 탐침과 패드의 회전오차가 발생한 때에는 잘못된 판단을 하게 된다. 즉, 제11도에 나타낸 바와 같이 도통판단장소인 점검패턴이 도통판단장소인 점검패턴이 회전오차의 중심에 있는 경우에는 그 도통판단장소가 틀림없이 도통하고 있기 때문에, 여타 탐침과 패드의 위치정합도 틀림없이 수행되고 있는 것으로 판단하게 되는데, 실제로는 여타 탐침과 패드가 접촉하고 있지 않는 상태로 된다.

이 때문에 본 발명에서는 탐침과 패드의 회전오차가 발생한 경우에도 틀림없이 위치정합의 판단을 할 수 있도록 하기 위해서 제3도에 나타낸 것처럼 위치정합판정영역내에다 판단패턴을 30a 및 30b와 같이 적어도 2개를 설치하도록 하고 있다.

제4도(a) 내지 제4도(e)는 상기한 이유로 탐침과 위치정합판정영역내의 반도체칩(12)내에 도통판단패턴을 복수개 설치한 예를 나타낸 것으로, 제4도(a)는 반도체칩 측벽(側邊)상에 2개의 도통판단패턴(1-1,1-2)을 설치한 예를 나타낸 것이고, 제4도(b)는 마주보는 상변과 하변상에 2개의 도통판단패턴(1-3,1-4)을 설치한 예를 나타낸 것이며, 제4도(c)는 2개의 인접변상에 각각 도통판단패턴(1-3,1-5)를 설치한 예를 나타낸 것이다. 또한 제4도(d)는 4변중 3변상에 3개의 도통판단패턴(1-3,1-4,1-5)을 설치한 예를 나타낸 것이고, 제4도(e)는 4변의 각 변상에 4개의 도통판단패턴(1-3,1-4,1-5,1-6)을 각각 설치한 예를 나타낸 것이다.

상기와 같이 복수의 도통판단패턴(1)을 위치정합판정영역내에 설치함으로써, 탐침과 패드의 위치정합시 회전오차가 발생해서 올바른 위치정합이 되지 않을 경우에는 복수개의 도통판단패턴(1-1∼1-6)중 적어도 1장소에서 탐침과 패드의 도통이 이루어지지 않게 된다.

더욱이, 칩에 탑재된 복수개의 도통판단패턴(1-1∼1-6)에 있어서 모든 패턴이 도통되지 않을 경우에는, 그 외에 실제적인 프로빙을 수행하는 탐침과 패드의 위치정합이 올바르게 수행되지 않고 있다고 판단하기 때문에, 회전오차가 발생된 경우에도 도통판단패턴을 이용한 판단결과와 실제로 프로빙을 수행하는 탐침과 패드의 위치정합상황이 같게되어 잘못된 판단을 하지 않게 된다.

제5도는 특히 구석부분에 형성시키기에 적당한 판단패턴을 나타낸 것으로, 제1도의 구성에 덧붙여 패드(3)의 아래쪽으로도 패드(5)를 설치하고 이것을 배선패턴(6)으로 접속시킨 것이다. 이와 같은 패턴을 이용하여 회전오차가 발생하게 되는 경우라고 1개의 도통판단패턴으로 위치정합여부를 판단할 수 있게 된다.

제6도 및 제7도는 도통판단패턴의 다른 예를 나타낸 것으로, 각각 제1도 및 제5도에 대응하는 것이다. 제6도에 나타낸 도통판단패턴(1') 및 제7도에 나타낸 도통판단패턴(11')에서 각각의 패드(2',3',5')는 실제로 프로빙하는 프로빙패드(7)보다도 폭이 작게 형성되어 있기 때문에 프로빙패드에 대한 탐침의 위치정합정밀도를 더 향상시킬 수 있게 된다.

또한 탐침과의 도통판단패턴을 반드시 제1도에 나타낸 바와 같은 인접하는 패드(2,3)를 배선(4)으로 접속시킬 필요는 없고, 제8도에 나타낸 바와 같이 실제로 프로빙을 수행하는 패드(9)를 사이에 두고 도통판단에 이용하는 패드(2,3)간을 배선(8)으로 접속시킨 구조의 도통판단패턴을 만들어도 된다.

또한, 상기한 도통판단패턴은 실제적인 프로빙에는 이용하지 않는 패드를 이용해서 형성하였지만, 실제로 프로빙을 수행하는 패드와 도통판단패턴에 사용하는 패드를 겸용해서 구성하는 것도 가능하다.

예컨대 제9도에 나타낸 바와 같은 구성에 있어서, 패드(15)는 실제로 프로빙을 수행하게 되는 패드이지만, 패드(15)와 도통판단용 패드(13)를 배선(14)으로 접속시켜서 도통판단패턴으로 사용해도 된다.

이때 패드(15)를 실제로 프로빙에 사용한 경우, 패드(13)와 접속되고 있는 것은 프로빙결과에 아무런 나쁜 영향을 주지 않는다.

또한 제1도와 제6도, 제8도 및 제9도에 나타낸 도통판단패턴의 패드는 횡방향으로 형성되어 있지만, 이것을 90°회전시켜 종방향으로 설치할 수도 있고, 또 제5도 및 제7도에 나타낸 도통판단패턴을 90°및 180°회전시킴으로써 칩의 구석 부분의 어느 곳에도 설치할 수 있다.

또한, 탐침과 패드의 회전오차가 전혀 없는 상태, 예컨대 탐침을 고정시키는 장치와 칩 또는 칩을 탑재하고 있는 웨이퍼등을 고정시키는 장치간의 회전오차를 미리 보정하고 있는 상태에서는 도통판단장소를 한 장소로 해도 된다.

다음에 복수의 칩이 동시에 프로빙되는 경우에는 도통판단패턴을 반드시 제4도(a) 내지 제4도(e)에 나타낸 바와 같이 1개의 반도체칩에 대해 복수개 설치할 필요는 없다. 예컨대 제10도에 나타낸 바와 같이 프로빙대상패드를 포함하는 반도체칩(23,24)을 동시에 프로빙할 경우에는 각각의 반도체칩(23,24)에 1개씩의 도통판단패턴(1)만을 설치해도 된다. 이 상태에서 탐침의 영역내에는 2개의 도통판단패턴(1)이 설치된 것으로 된다. 이로써 탐침과 패드의 위치정합을 정확하게 판단할 수 있게 된다.

[발명의 효과]

이상에서 설명한 바와 같이 본 발명에 따르면, 탐침과 프로빙패드의 위치정합을 전기적으로 수행하도록 하고 있기 때문에, 탐침의 영역이 넓어지게 되어 탐침과 패드의 위치정합을 저배율의 현미경관찰로 수행하는 경우에도 높은 정밀도로 위치정합판단을 할 수 있고, 또 탐침을 직접접촉시켜 패드와의 위치정합을 판단하기 때문에 탐침영역이 좁을 경우에도 탐침과 프로빙패드의 위치정합정밀도가 향상되며, 또 도전패드의 폭을 프로빙패드의 폭보다도 좁게 함으로써 위치정합정밀도를 더 향상시킬 수 있게 된다.

Claims

탐침(21,22)과 프로빙패드의 위치정합이 정확하게 수행되는가 수행되지 않는가의 여부를 판단하기 위한 판단패턴(1)을 갖춘 반도체장치에 있어서, 상기 판단패턴(1)이 서로 전기적으로 접속된 적어도 2개의 도전패드(2,3)로 구성되어 있고, 이 판단패턴(1)이 위치정합판정영역내에 적어도 2장소(30a,30b)에 설치되도록 된 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 2개의 도전패드(2,3)중 적어도 1개의 도전패드의 폭이 상기 프로빙패드의 폭보다도 좁게 형성된 것을 특징으로 하는 반도체장치.