JP2907168B2 - 半導体装置および半導体装置と基板の接合構造 - Google Patents

半導体装置および半導体装置と基板の接合構造

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ボールグリッドア
レイパッケージを有する半導体装置およびその半導体装
置と基板の接合構造に関するものである。
【0002】
【従来の技術】多ピンの半導体装置を基板に実装する技
術として、外部の基板と接合するための半田や金からな
るボールバンプをパッケージの下面に格子状に配置した
ボールグリッドアレイパッケージが従来から用いられて
いる。
【0003】図6および図7は、従来のボールグリッド
アレイパッケージと基板の構成を示すものである。ボー
ルグリッドアレイパッケージでは、図6に示すように、
配線(図示略)が施された基板1上に導電性樹脂により
半導体素子2が接着され、その半導体素子2と基板1の
端子同士が金線3により接続された上、樹脂4で封止さ
れている。そして、基板1の裏面には表面側から引き回
された配線パターン上に半田ボール5が格子状に配置さ
れている。実装時においては、図7に示すように、熱風
等により半田ボール5を溶解すると、ボールグリッドア
レイが半田ボール5の溶解した分だけ沈み込んだ状態で
基板6に固定される。
【0004】ところが、ボールグリッドアレイパッケー
ジの場合、多ピンの半導体装置を対象とすることから、
半田ボール5が比較的狭いピッチでパッケージ下面の全
面にわたって設けられている。そのため、半田ボール5
が溶解した際に、場合によっては半田ボール5同士が繋
がってしまう(この状態を半田ブリッジという)恐れが
あった。
【0005】そこで、これを回避する手段が特開平6−
21633号公報(以下、公知例1という)に開示され
ている。公知例1では、図8に示すように、基板8上に
配置したチップ部品(図示略)と基板8を接続するため
のランド9a、9b間にフォト式ソルダーレジスト工法
を用いて絶縁凸部10を設けることにより、ランド9
a、9b間の半田ブリッジを防止している。
【0006】また、特開昭58−148434号公報
(以下、公知例2という)、および特開昭61−203
648号公報(以下、公知例3という)には、主にフリ
ップチップICに関する半導体装置と基板の構成が開示
されている。
【0007】公知例2では、図9に示すように、基板1
1上にパターン形成された電極導体12を覆う感光性樹
脂からなる半田ダム13が形成され、さらに電極導体1
2上のフリップチップIC14との接続部(半田ダム1
3の開口部)には予備半田15と半田ボール16が形成
されている。そして、この半田ボール16がフリップチ
ップIC14上の半田バンプ17と接合されている。こ
のように、フリップチップIC等の電気部品を半田ボー
ルを介して基板に接続することにより、高密度で微小な
電気部品の生産性向上を図っている。
【0008】また、公知例3では、図10に示すよう
に、フリップチップIC18上の半田バンプ19の周辺
に感光性樹脂等からなる半田ダム20が設けられてお
り、この半田ダム20が、半田バンプ19と基板21上
の電極導体22を接合する際の半田ショート(ブリッ
ジ)を防止するとともに、高密度実装を可能にしてい
る。
【0009】
【発明が解決しようとする課題】ところで、上記公知例
1は、チップ部品が実装される基板側に絶縁凸部を設け
た構成であり、実装時には印刷法によってランド上に半
田を載せるというものである。そこで、仮にこの基板構
成をボールグリッドアレイパッケージに適用したとして
も、ボールグリッドアレイパッケージでは半田ボールの
ピッチが例えば1.27mm、1.0mmと極めて狭
く、かつ、各半田ボールの位置精度が悪い場合、実装時
に絶縁凸部が半田ボール間に位置せず、接触することが
考えられる。その場合、実装作業に支障をきたすことで
生産性が低下したり、実装の信頼性が低下する恐れがあ
る。
【0010】一方、公知例2、3においては、基板側ま
たはフリップチップIC側に感光性樹脂等の絶縁材料か
らなる半田ダムが形成されているものの、実装後の状態
での半田ダム厚が半田ボールの高さより低いため、半田
ショートが発生する恐れが充分にある。
【0011】本発明は、上記の課題を解決するためにな
されたものであって、ボールグリッドアレイパッケージ
実装時の半田ショート(ブリッジ)発生を確実に防止し
て、生産性の向上ならびに実装信頼性の向上を図り得る
半導体装置および半導体装置と基板の接合構造を提供す
ることを目的とする。
【0012】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項1に記載の半導体装置は、外部の
基板と接合するための複数の半田ボールが下面に配置さ
れたボールグリッドアレイパッケージを有する半導体装
置において、全ての隣接する半田ボールの間に絶縁性材
料からなる壁部が設けられ、該壁部が複数の分割された
壁部で構成され、これら複数の壁部の間に間隙が設けら
れていることを特徴とするものである。
【0013】
【0014】そして、本発明の請求項2に記載の半導体
装置と基板の接合構造は、外部の基板と接合するための
複数の半田ボールが下面に配置されたボールグリッドア
レイパッケージを有する半導体装置において、全ての隣
接する半田ボールの間に、絶縁性材料からなりその高さ
が半田ボールの高さよりも低い壁部が設けられ、半田ボ
ールが溶解して外部の基板と接合された状態で、壁部の
先端が基板表面に当接しており、前記壁部が複数の分割
された壁部で構成され、これら複数の壁部の間に間隙が
設けられていることを特徴とするものである。
【0015】
【0016】そして、本発明の請求項3に記載の半導体
装置と基板の接合構造は、外部の基板と接合するための
複数の半田ボールが下面に配置されたボールグリッドア
レイパッケージを有する半導体装置において、全ての隣
接する半田ボールの間に、絶縁性材料からなりその高さ
が半田ボールの高さよりも高い壁部が設けられ、半田ボ
ールが溶解して外部の基板と接合された状態で、壁部の
先端が基板に設けられた溝の内部に挿入されており、前
記壁部が複数の分割された壁部で構成され、これら複数
の壁部の間に間隙が設けられていることを特徴とするも
のである。
【0017】
【0018】本発明の半導体装置によれば、外部の基板
に接合する際に半田ボールを溶解させても、各半田ボー
ルが絶縁性材料からなる壁部で隔離されるため、半田ボ
ール同士でショート(ブリッジ)が発生することがな
い。また、間隙を設けた複数の壁部を用いた場合、実装
時の熱により発生するガスやフラックス洗浄液等がその
間隙から通り抜ける。
【0019】また、本発明の半導体装置と基板の接合構
造によれば、壁部の高さが半田ボールの高さよりも低い
場合、高い場合のいずれにおいても、半田ボールが溶解
した時に壁部の先端が基板に当接する構成となってい
る。そのため、半田ボールが壁部により(高さ方向に
は)完全に隔離され、半田ボールのショート(ブリッ
ジ)発生をより確実に防止すると同時に、壁部が半導体
装置と基板間の間隔を一定に保持するスペーサの役目を
果たし、半導体装置が基板上に安定して固定される。
【0020】
【発明の実施の形態】以下、本発明の第1の実施の形態
を図1〜図3を参照して説明する。図1は本実施の形態
のボールグリッドアレイパッケージを有する半導体装置
24と基板25(実装側)を示す図、図2は半導体装置
24と基板25を接合した状態を示す図、図3は半導体
装置24の裏面を示す図、である。
【0021】本半導体装置24は、図1に示すように、
配線(図示略)が施された基板26上に導電性樹脂によ
り半導体素子27が接着され、その半導体素子27と基
板26の端子同士が金線28により接続された上、樹脂
29で封止されている。また、図3に示すように、基板
26の裏面には表面側から引き回された配線パターン
(図示せず)上に半田ボール30が格子状に配置されて
いる。
【0022】そして、基板26の裏面には、全ての隣接
する半田ボール30の間に絶縁性材料からなる壁部31
が設けられている。この壁部31は全てが連続した格子
状のものではなく、分割された複数の壁部で構成されて
いる。そして、各壁部31の間には間隙が設けられてお
り、個々の半田ボール30は壁部31によってその四方
を完全には囲まれていない。また、壁部31の高さは半
田ボール30の高さより低くなっている。なお、壁部3
1を構成する絶縁性材料には種々のものを適用すること
ができるが、例えば熱特性、強度に優れたポリイミド等
を用いることができる。
【0023】上記構成の半導体装置24を基板25に実
装する際には、図2に示すように、半導体装置24を基
板25上の所定の位置に載置した後、半田ボール30に
熱風等を当てて半田ボール30を溶解することにより、
ボールグリッドアレイが半田ボール30の溶解した分だ
け沈み込み、壁部31の先端が基板25に当接した状態
で基板25に固定される。
【0024】本実施の形態の半導体装置24によれば、
基板25に実装する際に半田ボール30を溶解させて
も、各半田ボール30が壁部31で隔離されるため、隣
接する半田ボール30間でショート(ブリッジ)が発生
するのを防止することができる。また、壁部31が半田
ボール30の四方を完全に囲まない構成となっているた
め、実装時の熱により発生するガスやフラックス洗浄液
等を壁部31の間隙から逃がすことができ、それらによ
る不具合が生じることがない。
【0025】また、この半導体装置24と基板25の接
合構造によれば、半田ボール30が溶解した時に壁部3
1の先端が基板25に当接する構成となっているため、
高さが低い半田ダムを用いた従来のものと異なり、半田
ボール30が溶解した状態で半田ボール30が壁部31
によって高さ方向に完全に隔離され、半田ボール30の
ショート(ブリッジ)発生をより確実に防止することが
できる。さらに、壁部31が半導体装置24と基板25
間の間隔を一定に保持するスペーサの役目を果たし、半
導体装置24を基板25上に安定して固定することがで
きる。
【0026】以下、本発明の第2の実施の形態を図4、
図5を参照して説明する。図4は本実施の形態の半導体
装置33と基板32(実装側)を示す図、図5は半導体
装置33と基板32を接合した状態を示す図、である。
【0027】本実施の形態の場合、図4に示すように、
半導体装置33本体は第1の実施の形態と同様である
が、壁部32の高さだけが第1の実施の形態と異なり、
半田ボール30の高さより高いものとなっている。一
方、実装側の基板25は、第1の実施の形態では表面が
平坦なものを用いたのに対して、本実施の形態では半導
体装置33の壁部32に対応する位置に溝25aを形成
したものを用いる。
【0028】上記構成の半導体装置33を基板25に実
装する際には、図5に示すように、半導体装置33を基
板25上に載置した後、半田ボール30に熱風等を当て
て半田ボール30を溶解すると、ボールグリッドアレイ
が半田ボール30の溶解した分だけ沈み込み、壁部32
の先端が基板25の溝25a内に入り込んだ状態で基板
25に固定される。
【0029】本実施の形態の半導体装置33およびその
接合構造においても、第1の実施の形態と同様の効果を
奏することができる。
【0030】さらに、本実施の形態の場合、半導体装置
33下面の壁部32の高さが半田ボール30の高さより
高いため、半導体装置33を搬送したり、取り扱う際
に、壁部32によって半田ボール30が保護され、半田
ボール30に傷等が生じることがない。
【0031】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば半田ボールの数や配置、半田ボールと壁部の高さの
具体的な値等に関しては適宜設計することができる。
【0032】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、各半田ボールが壁部で隔離される
ため、隣接する半田ボール間でショート(ブリッジ)が
発生するのを防止することができる。また、間隙を設け
た複数の壁部を用いた場合、実装時の熱により発生する
ガスやフラックス洗浄液を間隙から逃がすことができ、
それらによる不具合が生じることがない。これにより、
従来に比べて実装作業の生産性向上、実装信頼性の向上
を図ることができる。
【0033】また、本発明の半導体装置と基板の接合構
造によれば、半田ボールが溶解した時に壁部の先端が基
板に当接するため、半田ボールが溶解した状態で半田ボ
ールが壁部によって高さ方向には完全に隔離され、半田
ボールのショート発生をより確実に防止することができ
る。さらに、壁部が半導体装置と基板間の間隔を一定に
保持するスペーサの役目を果たし、半導体装置を基板上
に安定して固定することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態である半導体装置
と基板(実装側)を示す断面図である。
【図2】 同、半導体装置と基板を接合した状態を示す
断面図である。
【図3】 同、半導体装置の裏面図である。
【図4】 本発明の第2の実施の形態である半導体装置
と基板(実装側)を示す断面図である。
【図5】 同、半導体装置と基板を接合した状態を示す
断面図である。
【図6】 従来の半導体装置と基板(実装側)を示す断
面図である。
【図7】 同、半導体装置と基板を接合した状態を示す
断面図である。
【図8】 公知例1のプリント回路基板を示す平面図で
ある。
【図9】 公知例2のフリップチップICと基板を接合
した状態を示す断面図である。
【図10】 公知例3のフリップチップICと基板を接
合した状態を示す断面図である。
【符号の説明】
24,33 半導体装置 25 基板(実装側) 25a 溝 26 基板(半導体装置側) 27 半導体素子 28 金線 29 樹脂 30 半田ボール 31,32 壁部

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 外部の基板と接合するための複数の半田
    ボールが下面に配置されたボールグリッドアレイパッケ
    ージを有する半導体装置において、 全ての隣接する半田ボールの間に絶縁性材料からなる壁
    部が設けられ、該壁部が分割された複数の壁部で構成さ
    れ、これら複数の壁部の間に間隙が設けられていること
    を特徴とする半導体装置。
  2. 【請求項2】 外部の基板と接合するための複数の半田
    ボールが下面に配置されたボールグリッドアレイパッケ
    ージを有する半導体装置において、全ての隣接する半田
    ボールの間に、絶縁性材料からなりその高さが前記半田
    ボールの高さよりも低い壁部が設けられ、前記半田ボー
    ルが溶解して外部の基板と接合された状態で、前記壁部
    の先端が前記基板表面に当接しており、前記壁部が分割
    された複数の壁部で構成され、これら複数の壁部の間に
    間隙が設けられていることを特徴とする半導体装置と基
    板の接合構造。
  3. 【請求項3】 外部の基板と接合するための複数の半田
    ボールが下面に配置されたボールグリッドアレイパッケ
    ージを有する半導体装置において、全ての隣接する半田
    ボールの間に、絶縁性材料からなりその高さが前記半田
    ボールの高さよりも高い壁部が設けられ、前記半田ボー
    ルが溶解して外部の基板と接合された状態で、前記壁部
    の先端が前記基板に設けられた溝の内部に挿入されてお
    り、前記壁部が分割された複数の壁部で構成され、これ
    ら複数の壁部の間に間隙が設けられていることを特徴と
    する半導体装置と基板の接合構造。
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* Cited by examiner, † Cited by third party
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JP5017930B2 (ja) * 2006-06-01 2012-09-05 富士通株式会社 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
JP5042607B2 (ja) * 2006-12-07 2012-10-03 日本碍子株式会社 封止電子部品
JP2009076569A (ja) * 2007-09-19 2009-04-09 Nec Electronics Corp 半導体パッケージ、実装基板、およびこれらを含む半導体装置
US20090127703A1 (en) * 2007-11-20 2009-05-21 Fujitsu Limited Method and System for Providing a Low-Profile Semiconductor Assembly
JP5020123B2 (ja) * 2008-03-03 2012-09-05 新光電気工業株式会社 配線基板の製造方法
JP5334545B2 (ja) * 2008-11-27 2013-11-06 京セラ株式会社 配線基板及びこれを用いたプローブカード
TWI466242B (zh) * 2009-01-05 2014-12-21 Nanya Technology Corp 具有護桿的半導體封裝體結構
JP2011119580A (ja) * 2009-12-07 2011-06-16 Fujitsu Ltd 電子装置及びその製造方法
JP2011142185A (ja) * 2010-01-06 2011-07-21 Renesas Electronics Corp 半導体装置
JP5466218B2 (ja) * 2011-09-15 2014-04-09 ルネサスエレクトロニクス株式会社 半導体パッケージ
JP6334945B2 (ja) * 2014-02-17 2018-05-30 スタンレー電気株式会社 半導体発光装置、半導体発光素子、及び、半導体発光装置の製造方法
US11139282B2 (en) * 2018-07-26 2021-10-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method for manufacturing the same
KR102551001B1 (ko) * 2021-06-15 2023-07-04 박정재 이중 pcb
CN117202481A (zh) * 2023-09-08 2023-12-08 中国电子科技集团公司第二十六研究所 基于三维堆叠结构的模组及其制备方法

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