JP5017930B2 - 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法 - Google Patents

半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法 Download PDF

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Description

本発明は、はんだバンプを用いて２枚の基板を接続する半導体装置、かかる接続に適したはんだバンプ接続用基板の製造方法及びはんだバンプ接続用基板を用いた半導体装置の製造方法に関し、とくにはんだバンプの変形による隣接バンプ間の短絡を防ぐための基板の接続構造を有する半導体装置、かかる半導体装置に用いられるはんだバンプ接続用基板の製造方法及びかかる半導体装置の製造方法に関する。
電子回路の分野では、主面に電極が形成された２枚の基板を、各基板上の電極が対向するように配置して、それらの電極間をはんだバンプにより接続する基板接続方法が広範に使用されている。例えば、半導体集積回路が形成された半導体基板（チップ）の接続用電極としてはんだバンプを用いるフリップチップ、半導体基板を搭載した回路基板をグリッドアレイ状に配列したはんだボールで接続するグリッドアレイパッケージ、あるいはメイン回路基板上にはんだバンプを用いて搭載されるサブ回路基板、等の各種基板の接続に使用されている。
かかるはんだバンプは、一方の基板の下面に設けられた電極上（下面）に形成されている。接続の際は、この一方の基板を他方の基板、例えばメイン回路基板上に、他方の基板の電極とはんだバンプとの位置を合わせて載置する。次いで、リフロー又は超音波ボンディングによりはんだバンプを介して一方及び他方の基板上の電極間を接続する。その後、一方及び他方の基板の間にアンダーフィルを充填し、硬化して、両基板の接着を強固にする。このとき、スペーサを配して基板間距離を一定に保持し、接続の際の荷重の偏在やはんだバンプの高さの不均一に起因する接続不良及び応力集中を軽減する方法も採られている。
しかし、半導体集積回路の集積度の向上に伴い、外部端子を構成する電極、例えばはんだバンプの配置数が多くなり電極間ピッチも短縮されている。このため、上述した接続方法では、リフロー等で接続する際、隣接するはんだバンプが変形して互いに接触し短絡を生ずることがある。また、上述した従来の接続方法では、スペーサははんだバンプの形成領域外に設けられており、スペーサの配置によりはんだバンプの変形を抑制する効果はあるものの、隣接するはんだバンプとの短絡を十分に防止することは難しい。
かかる隣接するはんだバンプ間の短絡を、網状スペーサを用いて防止する方法が開示されている。（例えば、特許文献１参照。）。
図１３は従来の基板接続構造の説明図であり、網状スペーサを用いてはんだバンプ間の短絡を防止した基板接続構造を表している。なお、図１３（ａ）は斜視図による組み立て図、図１３（ｂ）は図１３（ａ）中のＧ−Ｇ’垂直断面図である。
図１３を参照して、この方法では、網状スペーサ４４を接続されるべき基板間、すなわちＬＳＩ４１と電子回路基板４２との間に挿入する。このとき、はんだバンプ４３は、網状スペーサ４４の各網目の中に配置される。従って、各はんだバンプ４３は網状スペーサ４４により完全に隔離されるため、リフローによる隣接はんだバンプ４３との短絡を完全に防ぐことができる。
しかし、この網状スペーサ４４は、上端がＬＳＩ４１に下端が電子回路基板４２に接触しているため、はんだバンプ４３による接続後に網状スペーサ４４の外側からアンダーフィルを注入することができない。このため、アンダーフィルを用いた強固な接着方法を適用することができない。
特開平６−２３２２０３号公報
上述したように、従来の基板接続構造は、接続の際にあるいは後工程でのリフローの際に、はんだバンプが変形して隣接するはんだバンプに接触し短絡するという問題がある。また、スペーサをはんだバンプ形成領域外に設けてはんだバンプの変形を抑制しても、かかるはんだバンプの短絡を阻止することができない。
さらに、基板間に網状スペーサを挿入して、この網状スペーサにより各はんだバンプを隔離してはんだバンプ間の接触を防止する方法では、はんだバンプを接続した後に網状スペーサの外側からアンダーフィルを注入することができない。このため、アンダーフィルを用いた強固な接続構造を採ることができないという問題がある。
本発明は、２枚の基板をはんだバンプを用いて接続する基板接続構造において、隣接するはんだバンプ間の短絡を防止し、かつ、アンダーフィルによる強固な接続がなされる基板接続構造、かかる基板接続構造を提供するに適したはんだバンプ接続用基板、及びそのはんだバンプ接続用基板の製造方法を提供することを目的とする。
上記課題を解決するための本発明の第１の構成の半導体装置は、第１及び第２基板のそれぞれの主面に形成された第１及び第２電極を対向させてはんだバンプにより接続し、第１及び第２基板の間をアンダーフィルで充填する半導体装置において、夫々のはんだバンプ間に絶縁物からなる柱状構造物を設ける。
本第１の構成では、絶縁物からなる柱状構造物が夫々のはんだバンプ間に配置される。このため、基板接続の際にはんだバンプが変形しても、隣接するはんだバンプとの接触が柱状構造物により妨げられるから、はんだバンプの変形によるはんだバンプ間の短絡を回避することができる。
一方、柱状構造物は、はんだバンプの間に離散して配置される。即ち、柱状構造物及びはんだバンプの基板の主面に平行な断面には、はんだバンプの間に柱状構造物の小さな断面が分散して配置されている。このため、柱状構造物及びはんだバンプにより接続された第１及び第２基板の隙間に、接続部分の周囲からアンダーフィルを容易に注入することができる。従って、本第１の構成では、アンダーフィルを用いた強固な接続構造を形成することができる。なお、アンダーフィルが基板間に完全に充填されず、はんだバンプ間を跨ぐボイドを生じた場合でも、はんだバンプの変形は柱状構造物により抑制されるので、はんだバンプ間の短絡は回避される。
また、第１の構成の柱状構造物の高さを第１及び第２基板の間隔より短くずることもできる。即ち、柱状構造物は第１又は第２の基板の一方の基板の主面に立設され、先端は対向する他方の基板の主面に届かない。従って、この柱状構造物はスペーサとして機能しない。このようにすることで、柱状構造物と第１又は第２基板の主面との間に隙間が形成される。このため、はんだバンプにより接続された第１及び第２基板の隙間にアンダーフィルを注入するに際して、この隙間を通過させてアンダーフィルを流入できるので、アンダーフィルを第１の構成よりもさらに容易に注入することができる。
上述した第１の構成の柱状構造物は、接続部分の周辺から注入されるアンダーフィルの流入を妨げないように、丸みを帯びた断面形状とすることが好ましい。同じ観点から、アンダーフィルの流れ方向に長辺を有する板状としてもよい。
上記第１の構成において，絶縁物の柱状構造物を、最近接位置にあるはんだバンプの間に配置することができる。このように配置することで、はんだバンプの変形により最も接触し易い最隣接のはんだバンプの変形が、絶縁物の柱状構造物により阻止され、最隣接はんだバンプ間の短絡が妨げられる。
また、絶縁物の柱状構造物を、さらに第２隣接位置にあるはんだパンプ間に配置することもできる。これにより、変形して最近接はんだバンプの間に突出して第２隣接はんだバンプと接触する短絡を防止することができる。
上述した第１の構成の半導体装置を、他の基板、例えば電子回路基板にはんだバンプを介して接続し、両基板の隙間にアンダーフィルを注入することで、電子回路基板と強固に接続された電子機器を製造することができる。
このとき、第１基板の主面に電極と、最近接位置にある電極間に立設された絶縁樹脂からなる柱状構造物を設け、この第１基板の主面にはんだバンプを設けないこともできる。この第１基板に、はんだバンプを介して他の基板を接続することにより、上述した第１の構成の半導体装置を有する電子機器を製造することができる。この構成では、他の基板として、半導体集積回路に用いられる通常のフリップチップ、グリッドアレイパッケージの基板を用いることができる。
上述の本発明の半導体装置の第１基板又は第２基板として用いられるはんだバンプ接続用基板は、基板の主面に複数の電極を形成する工程と、電極上にはんだバンプを形成する工程と、基板上にはんだバンプの高さより薄い感光性絶縁樹脂層を形成し、露光及び現像して、最近接位置にある電極間に感光性絶縁樹脂層からなる柱状構造物を形成する工程と、前記第１電極に対応して主面に形成された複数の第２電極を備えた第２基板の前記主面上に、前記柱状構造物の高さより高いスペーサを介在させて、前記第１電極と前記第２電極とを対向させて前記はんだバンプにより接続する工程と、を有するはんだバンプ接続用基板の製造方法により製造することができる。なお、はんだバンプの形成工程と、柱状構造物の形成工程とは、いずれが先であってもかまわない。
本はんだバンプ接続用基板の製造方法によれば、柱状構造物を感光性樹脂の塗布、露光及び現像によりパターニングして形成することができるから製造が容易である。また、柱状構造物の高さは基板上に塗布された感光生絶縁樹脂層の厚さで規定されるから、柱状構造物の高さを精密に制御することができる。
また、本発明の半導体装置の製造方法では、上述した主面に複数の第１電極を有するはんだバンプ接続用基板を形成する工程と、第１電極に対応して主面に形成された複数の第２電極を備えた第２基板の主面上に、前記第１及び第２基板の間隔が前記柱状構造物の高さより大きくなるように、第１電極と第２電極とを対向させてはんだバンプにより接続する工程と、第１及び第２基板の主面間をアンダフィルで充填する工程とを有する。
本半導体装置の製造方法により製造された半導体装置は、はんだバンプ間の短絡が防止されかつ第１及び第２基板間を強固なアンダフィルによる接着で固着される。
本発明によれば、はんだバンプ間の短絡が防止され、かつ２枚の基板間をアンダーフィルで接着した強固なはんだバンプを用いた基板接続構造を形成することができる。
本発明の第１実施形態は、スペーサを兼ねる柱状構造物を最近接はんだバンプ間に配置した基板接続構造に関する。
図１は本発明の第１実施形態の基板接続構造説明図である。図１（ａ）ははんだバンプ及び柱状構造物の配置を表すための平面形状を、図１（ｂ）は図１（ａ）のＡ−Ａ’に沿う垂直断面を、図１（ｃ）は図１（ａ）のＢ−Ｂ’に沿う垂直断面を表している。
図１を参照して、本第１実施形態の基板接続構造は、第１基板１としてフェイスダウンボンディング用のＬＳＩチップ（フリップチップ）を、第２基板２としてマザーボードとなる電子回路基板を用い、第２基板上に第１基板１をはんだバンプ３を介して接続したものである。
第１基板１の主面（図１（ｂ）中の第１基板１の下面）には、縦横それぞれ２００μｍのピッチで格子状に電極１ａが配置されている。第２基板２の主面にも、第１基板１の電極１ａに対応した位置に電極２ａが配置されている。これらの対応する電極１ａ、２ａをそれぞれ対向させ、その間をはんだバンプを用いて接合することで第１及び第２基板１、２は接続される。
はんだバンプは、通常のフェイスダウンボンデングに用いられるバンプであればよく、例えばボール状のはんだバンプとすることができる。はんだバンプの高さ及び直径は第１及び第２基板１、２間の間隔に合せて適宜選択する。例えば、第１及び第２基板１、２間の間隔が６０μｍのとき、直径８０μｍのボール状はんだバンプを用いることができる。
第１基板１及び第２基板２の主面間には両端がそれぞれ第１基板及び第２基板２の主面に当接する絶縁樹脂からなる柱状構造物４、例えば多角柱、円柱、楕円柱が設けられ、この柱状構造物４がスペーサとなり第１基板及び第２基板２の主面間の間隔が、例えば６０μｍに保持される。
柱状構造物４の断面の大きさは、スペーサとしての強度を有し、かつアンダーフィル５の注入を妨げないような大きさでなければならない。この観点から、例えば直径４０μｍの円柱からなる柱状構造物４とすることができる。また、柱状構造物４の材料はスペーサとしての強度を保持できる絶縁物であればよく、例えば絶縁樹脂を用いることができる。
この柱状構造物４は、最近接位置で隣接するはんだバンプ３の中間位置、例えば最近接のはんだバンプ３の中心を結ぶ直線の中点に配置される。なお、柱状構造物４の他の配置位置については後述する。
第１基板１及び第２基板２の主面間には、アンダーフィル５が充填、硬化され、これにより両基板１、２の接続が強化される。このアンダーフィル５は、はんだバンプ３により両基板１、２を接続したのち、基板１の周辺から注入されて硬化される。
本第１実施形態において、はんだバンプ３及び柱状構造物４は、予め第１基板１又は第２基板２に固定されていてもよく、また、予め作製されている柱状構造物４を、接続の際に基板１、２上に配置することもできる。さらに、はんだバンプ３及び柱状構造物４の一方を基板１、２の一方に、他方を基板１、２の他方に固定しておくこともできる。
図２は本発明の第１実施形態変形例断面図であり、図１Ａ−Ａ’垂直断面に相当するこの変形例の断面を表している。
図２（ａ）を参照して、この変形例では、柱状構造物４ａは第１基板１の主面に設けられ、柱状構造物４ａの先端（図２（ａ）の下端）は対向する第２基板２の主面に届かない。このため、柱状構造物４ａの先端と第２基板２の主面との間に隙間を有する。
この変形例では、柱状構造物４ａと第２基板２との間に隙間があるから、第１及び第２基板１、２の間に第１基板１の外周からアンダーフィルを注入したとき、アンダーフィルの流れの乱れが小さくボイドの形成が少ない。なお、本変形例では、柱状構造物４はスペーサとして機能しないので、第１及び第２基板１、２の間隔はもっぱらはんだバンプ３により維持される。
図２（ｂ）を参照して、図２（ａ）に示す変形例の柱状構造物４ａを、第２基板２の主面に設けることもできる。このようにすることで、後述するように、はんだバンプ３の変形による短絡を、図２（ａ）に示す変形例より効果的に抑制することができる。この柱状構造物４ａの先端（図２（ａ）の上端）は対向する第１基板２の主面に届かず、柱状構造物４ａの先端と第１基板１の主面との間に隙間を有する。この変形例でも、アンダーフィル５の流れの乱れが少なくボイドの発生が少ない。
上記の柱状構造物４ａは、はんだバンプ３の変形が最も大きい高さ、例えばはんだバンプ３の高さの中央位置に達する高さを有することが好ましい。これにより、はんだバンプ３間の短絡を有効に防ぐことができる。
図２（ａ）に示す変形例では、柱状構造物４ａと下側の第２基板２との間に隙間がある。変形したはんだバンプ３は重力で下側に膨らむので、はんだバンプ３がこの隙間を通り隣接するはんだバンプと接触することがある。これに対して、隙間が上側になる図２（ｂ）に示す変形例では、かかる隙間を通してのはんだバンプ３の接触が回避される。従って、図２（ａ）に示す変形例よりバンプ３の接触による短絡を効果的に抑制することができる。
本発明の第２実施形態は最近接及び第２近接のはんだバンプ間に柱状構造物を配置した基板接続構造に関する。
図３は本発明の第２実施形態の基板接続構造説明図であり、図３（ａ）は基板接続構造部分の平面を、図３（ｂ）及び（ｃ）はそれぞれ図３（ａ）中のＣ−Ｃ’垂直断面及びＤ−Ｄ’垂直断面を表している。
図３を参照して、本第２実施形態では、第１実施形態形態と同様に格子状に配置されたはんだバンプ３の最近接はんだバンプ３の間に柱状構造物４が配置される他、格子の対角上に位置する第２近接はんだバンプ３の間に柱状構造物４−２を配置している。
このように柱状構造物４、４−２を最近接及び第２近接のはんだバンプ３間に配置することで、はんだバンプが変形して最近接はんだバンプ３の間を擦り抜けて第２近接はんだバンプ３に接触し短絡することを防止することができる。
本第２実施形態の柱状構造物の材料及び形状は、既述の第１実施形態と同様である。また、第１実施形態の変形例のように、柱状構造物の長さ（高さ）が基板１、２間距離より短くできることも同様である。
次ぎに、上述した柱状構造物４、４−２、４ａの配置について説明する。
図４は本発明の柱状構造物の配置を説明するための平面図であり、基板接続構造内のはんだバンプと柱状構造物の平面位置を表している。図４（ａ）は中心のはんだバンプ３から最近接位置にある４個のはんだバンプ３−１，及びその間に設けられた柱状構造物４Ａ〜４Ｄを、図４（ｂ）は中心のはんだバンプ３の第２近接位置にある４個のはんだバンプ３−２を表している。
図４（ａ）を参照して、柱状構造物４、４−２、４ａ（図４（Ａ）中の柱状構造物４Ａ〜４Ｄ）は、まず、最近接位置にあるはんだバンプ３−１と中心位置にあるはんだバンプ３との間に配置される。
柱状構造物４Ａは、最近接位置のはんだバンプ３−１と中心位置のはんだバンプ３の中心線上に、両はんだバンプ３、３−１の中間点に配置されている。かかる位置に配置することで、はんだバンプ３、３−１がつぶれて直径が大きく変形した場合に隣接するはんだバンプ３、３−１間の短絡を有効に防止することができる。
柱状構造物４Ｂは、最近接位置のはんだバンプ３−１と中心位置のはんだバンプ３の中心線からはんだバンプ３の半径以内の範囲（図４（ａ）中のハッチングされた領域）内に完全に含まれるように配置される。また、柱状構造物４Ｃ、４Ｄはその範囲内に一部が含まれるように配置され、柱状構造物４Ｄのように２個の柱状構造物４Ｄがそのハッチングされた領域の両側に配置されてもよい。このように配置することで、変形したはんだバンプ３が互いに短絡することが妨げられる。
図４（ｂ）を参照して、上述した柱状構造物４Ａ〜４Ｄの他に、さらに柱状構造物４−２Ａ〜４−２Ｄを、はんだバンプ３と、はんだバンプ３の第２近接位置にあるはんだバンプ３−２との間に配置することができる。
柱状構造物４−２Ａは、第２近接位置のはんだバンプ３−２と中心位置のはんだバンプ３の中心線上の中点に配置される。また、柱状構造物４−２Ａは第２近接位置のはんだバンプ３−２と中心位置のはんだバンプ３の中心線からはんだバンプ３の半径以内の範囲（図４（ｂ）中のハッチングされた領域）内に完全に含まれるように、柱状構造物４−２Ｃ及び４−２Ｄはそれぞれハッチングされたその領域に一部含まれるように配置される。このように、本実施例では、柱状構造物４Ａ〜４Ｄ、４−２Ａ〜４−２Ｄは、一方のみ又はその組合せによって構成される。
本発明の第３実施形態ははんだバンプ形成領域外にスペーサを配置した基板接続構造に関する。
図５は本発明の第３実施形態の基板接続構造説明図であり、図５（ａ）は平面図、図５（ａ）及び（ｂ）はそれぞれ図５（ａ）中のＥ−Ｆ’垂直断面及びＦ−Ｆ’垂直断面を表している。
図１を参照して、本第３実施形態では、図１に示す第１実施形態の基板接続構造に加えて、第１基板１の周縁部分にスペーサ６が配置されている。スペーサ６以外はアンダーフィル５の充填、硬化を含めて第１実施形態の基板接続構造と同様である。この第１基板１の周縁部分にスペーサ６を配置することで、第１基板を第２基板に精密に平行に配置することが容易になる。
このスペーサ６は、柱状構造物４と同じ高さを有し、例えば柱状構造物４と材料、形状を同じくすることもできる。これにより、スペーサ６を柱状構造物４と同時に形成することができるので、製造が簡易になる。
図６は本発明の第３実施形態変形例断面図であり、図５（ａ）のＥ−Ｅ’断面に相当する位置の垂直断面を表している。
図６（ａ）を参照して、本第３実施形態変形例では、柱状構造物４ａは第１基板１の主面に立設され、その高さはスペーサ６より低く形成される。即ち、第１及び第２基板１、２間の距離はスペーサ６により規定され、柱状構造物４ａと第２基板２との間に隙間が形成される。
本変形例では、柱状構造物４ａと第２基板２との間に隙間があるため、アンダーフィル５の注入が容易である。一方、基板１、２間距離はスペーサ６により保持されるから、はんだバンプ３の無用に大きな変形を阻止することができる。
本変形例では、柱状構造物４ａとスペーサ６の高さが異なる。かかる構造は、柱状構造物４ａとスペーサ６とをそれぞれ第１及び第２基板上に配置することで容易に形成することができる。もちろん、同一基板上に配置しても差し支えない。
図６（ｂ）を参照して、本第３実施形態変形例において、柱状構造物４ａを第２基板２上に配置することもできる。この変形例は、図２（ｂ）に示す第１実施形態の変形例と同様の効果を奏する。
本発明の第４実施形態は、本発明の基板接続構造を構成するに適したはんだバンプ接続用基板及びその製造方法に関する。
図７は本発明の第４実施形態製造工程断面図であり、基板接続構造を構成するはんだバンプ接続用基板の断面を表している。
第４実施形態では、図７（ａ）を参照して、半導体集積回路が形成された半導体基板１上に絶縁膜１ｂを形成し、絶縁膜１ｂ上又は絶縁膜１ｂに埋め込むように電極１ａを形成する。なお、基板１は、半導体基板の他、半導体装置のパッケージ用回路基板あるいは電子回路基板であっても同様の工程で基板１を製造することができる。
次いで、図７（ｂ）を参照して、電極１ａ上にボール状のはんだバンプ３を接合する。
次いで、図７（ｃ）を参照して、はんだバンプ３を覆う感光性絶縁樹脂、例えばベンゾシクロブテン系の樹脂（ＢＣＢ樹脂：例えばデュポン社製）を、はんだバンプ３を覆うように基板１上に塗布し、１８０℃で１時間の熱処理による半キュアを施し、はんだバンプ３を覆う平坦な感光性絶縁樹脂層７を形成する。感光性絶縁樹脂層７の厚さは、例えばはんだバンプの頂点程度とする。このベンゾシクロブテン系の樹脂はキュアの熱処理の際、収縮が小さいので、柱状構造物４の高さ及び形状を精密に製作することができる。感光性絶縁樹脂として、他にポリイミド系樹脂、エポキシ系樹脂、オレフィン系樹脂又はフェノール系の感光性樹脂を用いることもできる。
次いで、図７（ｄ）を参照して、感光性絶縁樹脂層７を露光、現像して、パターニングし、感光性絶縁樹脂からなる柱状構造物４を形成する。露光パターンは、円形パターンを図１（ａ）に示す円柱構造物４の位置に配置した。なお、所望の断面形状を有する円柱構造物４を図１（ａ）、図３（ａ）又は図５（ａ）の位置に配置したパターンとすることもできる。このとき、柱状構造物４、４−２及びスペーサ６は同一の露光、現像工程で製造される。なお、これらの円柱構造物４の位置は、必要に応じて、図４（ａ）又は図４（ｂ）のように配置することもできる。
以上の工程を経て、主面にはんだバンプ３及び柱状構造物４が形成されたはんだバンプ接続用基板１０、例えばフリップチップが製造された。このはんだバンプ接続用基板１０は、基板１上に形成された電極１ａ上にはんだバンプ（例えば、はんだボール）が接合され、最近接位置のハンダバンプ３間に感光性絶縁樹脂からなる柱状構造物４が設けられている。
次に、上記はんだバンプ接続用基板１０を用いた基板接続構造の製造方法を説明する。
図７（ｅ）を参照して、まず、基板２（第２基板）として、上面（主面）に電極２ａが配置された電子回路基板を準備する。この電極２ａは、はんだバンプ接続用基板１０の電極１ａに対応して配置されており、上面から突起している。
次いで、基板２上に、はんだパンプ接続用基板１０を電極１ａと電極２ａとが対向する位置に位置合わせし、ハンダバンプ３を電極２の上面に接合する。このとき、電極２ａは基板２上面から突起しているので、電極１ａ、２ａを合わせた高さは柱状構造物４の高さより高くなる。従って、柱状構造物４により両基板１、２間の間隔が規定されていても、はんだバンプ３は電極２ａに押圧され潰されて変形する。接合は、例えばリフロー又は超音波ボンデングによりなすことができる。なお、リフローは例えば２２０℃でなされる。これにより、基板１と基板２は、電極１ａと電極２ａとがはんだバンプ２を介して接続され、両基板１、２は接続され固定される。
次いで、２５０℃で１時間の熱処理をして、柱状構造物４を構成する感光性絶縁樹脂をキュアする。このキュアにより、柱状構造物４と基板１及び基板２との接着が強化されるともに、柱状構造物４の強度が高くなる。
次いで、基板１の周辺からアンダーフィル５を注入し、硬化する。この工程を経て、図１（ａ）、図３（ａ）又は図５（ａ）を参照して説明した本発明の基板接続構造が形成される。
本発明の第５実施形態は、はんだバンプより低い柱状構造物を有するはんだバンプ接続用基板に関する。
図８は本発明の第５実施形態製造工程断面図であり、はんだバンプ接続用基板の断面を表している。
図８（ａ）を参照して、図７（ａ）に示す第４実施形態の基板１と同様の基板１、即ち、主面に絶縁膜１ｂと、その絶縁膜１ｂ上に形成された電極１ａとを有する集積回路の基板１を準備する。そして、基板１上に絶縁物からなる柱状構造物４ａを形成する。
柱状構造物４ａは、第４実施形態と同様に感光性絶縁樹脂層７の露光、現像により形成した。しかしこれに限らず、他の方法、例えばあらかじめ製作された柱状絶縁物４ａを、基板１上に植設して形成することもできる。なお、柱状構造物４ａの平面配置位置は、第４実施形態の柱状構造物４、４−２及びスペーサ６の配置位置と同じである。
次いで、図８（ｂ）を参照して、電極１ａ上にはんだボールを接合し、電極１ａ上にはんだバンプ３を形成する。これにより、基板１上にはんだバンプ３及び絶縁物からなる柱状構造物４ａが配置されたはんだバンプ接続用基板１０が製造された。
本第５実施形態では、はんだバンプ３を柱状構造物４ａの配置後に配置、接合するので、はんだバンプ３と柱状構造物４ａの高さをそれぞれ独立に制御することができる。従って、はんだバンプ３より低い柱状構造物４ａを配置することも容易である。また、柱状構造物４ａとして、第１実施形態のように、ほぼバンプと同じ又は高い柱状構造物４を配置することもできる。
本第５実施形態のはんだバンプ接続用基板１０は、第４実施形態と同様に、はんだバンプ３を介して通常の電子回路基板２上に接続し、さらにアンダーフィルを注入して硬化することで本発明の基板接続構造が形成される。このとき、柱状構造物４ａがはんだバンプ３より十分に低い場合は、図２を参照して、両基板１、２がはんだバンプ３により接続され、はんだバンプ３の短絡防止機能を有する柱状構造物４ａがスペーサとしては機能しない第１実施形態変形例の基板接続構造が製作される。また、柱状構造物４ａがはんだバンプ３より同じ程度又は高い場合は、図１を参照して、柱状構造物４ａがスペーサとしての柱状構造物４の機能を奏する第１実施形態の基板接続構造が製作される。
第６実施形態ははんだバンプより低い柱状構造物を有するはんだバンプ接続用基板の他の製造方法に関する。
図９は本発明の第６実施形態製造工程断面図であり、はんだバンプ接続用基板の断面を表している。
本第６実施形態では、基板１の主面に形成された電極１ａ上にはんだバンプ３を接合する工程までは、第４実施形態の図７（ｂ）に示す工程と同じである。
次いで、図９（ａ）を参照して、ベンゾシクロブテン系の樹脂を塗布して、感光性絶縁樹脂層７を形成する。この感光性樹脂層７は、はんだバンプ３の高さより薄く塗布する。従って、感光性樹脂層７ははんだバンプ３の間で薄く、例えばはんだバンプ３のほぼ中心の位置でほぼ高さ３０μｍとなる。次いで１８０℃、１時間の半キュアを行う。
次いで、感光性樹脂層７を露光、現像して、感光性樹脂からなる柱状構造物４ａを最近接はんだバンプ３間に形成する。次いで、２５０℃で１時間の熱処理によりキュアして、柱状構造物４ａを強化する。この工程を経て、はんだバンプより低い柱状構造物４ａを有するはんだバンプ接続用基板１０が製造される。
本第６実施形態では、感光性樹脂の塗布、露光及び現像により柱状構造物４ａを形成できるから、容易にはんだバンプ接続用基板１０を製造することがてきる。
本発明の第７実施形態は、絶縁物の柱状構造物が配置されたはんだバンプ接続用基板２０に関する。
図１０は本発明の第７実施形態組み立て図であり、はんだバンプ接続用基板の断面を表している。
図１０を参照して、本第７実施形態のはんだバンプ接続用基板１０は、基板２、例えば電子回路基板の上面（主面）に電極２ａと、その最近接位置の電極２ａ間に立設された絶縁物からなる柱状構造物４ａを備える。この柱状構造物４ａは、記述の第５実施形態と同様に、感光性絶縁樹脂層７を露光、現像するパターニングにより形成される。もちろん、他の方法にを用いて製造されるものでも差し支えない。
このはんだバンプ接続用基板１０の上方から、基板１の主面にはんだバンプ３が形成されたフリップチップ３０を、はんだバンプ３と電極２ａとの位置を合わせ、リフロー又は超音波ボンデイングにより接合する。次いで、基板１、２の間にアンダーフィル５を注入、硬化して、本発明の基板接続構造が形成される。なお、柱状構造物４ａの高さが高いときは、図１に示す第１実施形態の基板接続構造が、低いときは図２に示す第１実施形態変形例の基板接続構造が形成される。
本第７実施形態のはんだバンプ接続用基板は、フリップチップ又はグリッドアレイ回路基板のようなはんだバンプ３を用いて接続する通常の基板を用いて、本発明の基板接続構造を形成することができる。
図１１は本発明の第８実施形態組み立て図であり、図９（ｂ）に示す第６実施形態のはんだバンプ接続用基板１０と、スペーサ６が形成された電子回路基板２とを接合した基板接続構造を表している。
本第８実施形態では、主面にスペーサ６が立設された電子回路基板２を用いる。このスペーサ６は絶縁物からなり、図５（ａ）に示すように、電極の形成領域（即ち、はんだバンプ３の形成領域）の外側に配置される。なお、スペーサ６材料を感光性絶縁樹脂とすることで、露光、現像により製造することができる。
この上に、はんだバンプ３が電極２ａに一致するように位置合わせして、はんだバンプ３と電極２ａとを接合する。その後、アンダーフィルを注入し、硬化して、図５に示すようなスペーサ６で間隔が保持された本発明の基板接合構造が製造される。
本第８実施形態では、柱状構造物４ａとスペーサ６とが、それぞれ異なる基板１、２に形成されるから、それぞれの干渉を受けることなく製造でき製造が容易である。
本発明の第９実施形態は、はんだバンプ３が第１及び第２基板１、２上に形成されたはんだバンプ接続用基板１、２をもちいて形成される基板接続構造に関する。
図１２は本発明の第９実施形態製造工程断面図であり、はんだバンプ接続用基板の断面を表している。
本第９実施形態では、主面に電極１ａが形成されたフリップチップ基板１と、主面に電極２ａが形成された電子回路基板２とを用いる。基板１、２の電極１ａ、２ａ上には、それぞれはんだバンプ３が形成されている。そして、基板１、２の一方、例えば基板１の主面に、スペーサとして機能する高さを有する絶縁物からなる柱状構造物４が設けられている。この柱状構造物４の配置及び形成方法は上述の第４〜第９実施形態と同様の方法で形成することができる。
上記の基板１及び基板２を、互いのはんだバンプ３を合わせて接合する。このとき、基板１、２を押圧して基板１、２間の間隔がスペーサ６で保持されるようにする。次いで、基板１の周辺からアンダーフィル５を注入し、硬化して、図５に示す本発明の基板接続構造が製造される。
本第９実施形態では、スペーサとして機能する柱状構造物４であっても、柱状構造物４の高さをはんだバンプ３の高さより低くすることができるので、図７を参照して説明した、はんだバンプ３を覆う感光性絶縁樹脂層７を平坦に形成する第４実施形態の方法により容易に基板１をはんだバンプ接続用基板に作製することができる。
上述した本明細書には以下の付記記載の発明が開示されている。
（付記１）第１基板の主面に形成された複数の第１電極と、前記第１電極に対応して第２基板の主面に形成された複数の第２電極とを対向させてはんだバンプにより接続し、前記第１及び第２基板の前記主面間をアンダフィルで充填された半導体装置造において、
夫々のはんだバンプ間に絶縁物からなる柱状構造物を有する半導体装置。
（付記２）前記柱状構造物が、最近接位置にある前記はんだバンプの間に設けられていることを特徴とする付記１記載の半導体装置。
（付記３）さらに、前記柱状構造物が第２近接位置にある前記はんだバンプ間にも設けられていることを特徴とする付記１又は２記載の半導体装置。
（付記４）前記柱状構造物が、感光性絶縁樹脂からなることを特徴とする付記１、２又は３記載の半導体装置。
（付記５）主面に形成された複数の電極と、前記電極上に形成されたはんだバンプとを有するはんだバンプ接続用基板において、
前記はんだバンプ接続用基板の前記主面に立設された絶縁物からなる柱状構造物が、最近接位置にある前記はんだバンプの間に設けられていることを特徴とするはんだバンプ接続用基板。
（付記６）第１基板を、前記第１基板の主面に形成された複数のはんだバンプを用いて接続するための複数の電極を主面に備えたはんだバンプ接続用基板において、
前記はんだバンプ接続用基板の前記主面に立設された絶縁物からなる柱状構造物が、最近接位置にある前記電極間に設けられていることを特徴とするはんだバンプ接続用基板。
（付記７）さらに、前記柱状構造物が第２近接位置にある前記はんだバンプ間にも設けられていることを特徴とする付記５又は６記載のはんだバンプ接続用基板。
（付記８）前記柱状構造物が、感光性絶縁樹脂からなることを特徴とする付記５、６又は７記載のはんだバンプ接続用基板。
（付記９）基板の主面に複数の電極を形成する工程と、
前記電極上にはんだバンプを形成する工程と、
前記基板上に感光性絶縁樹脂層を形成する工程と、
前記感光性絶縁樹脂層を露光及び現像して、最近接位置にある前記電極間に前記感光性絶縁樹脂層からなる柱状構造物を形成する工程とを有することを特徴とするはんだバンプ接続用基板の製造方法。
（付記１０）前記柱状構造物を、第２近接位置にある前記電極間に形成することを特徴とする付記９記載のはんだバンプ形成用基板の製造方法。
（付記１１）前記柱状構造物の形成工程後に、前記はんだバンプを形成することを特徴とする付記９またと１０記載のはんだバンプ接続用基板の製造方法。
（付記１２）基板の主面に複数の電極を形成する工程と、
前記電極上にはんだバンプを形成する工程と、
前記基板上に感光性絶縁樹脂層を形成する工程と、
前記感光性絶縁樹脂層を露光及び現像して、最近接位置にある前記電極間に前記感光性絶縁樹脂層からなる柱状構造物を形成する工程と、
前記第１電極に対応して主面に形成された複数の第２電極を備えた第２基板の前記主面上に、前記第１電極と前記第２電極とを対向させて前記はんだバンプにより接続する工程と、
前記第１及び第２基板の前記主面間をアンダフィルで充填する工程とを有することを特徴とすることを特徴とする半導体装置の製造方法。
本発明を集積回路のシリコン基板、パッケージ基板又は電子回路基板の接続に適用することで、接着強度が高く信頼性の高い電子回路機器を製造することができる。
本発明の第１実施形態の基板接続構造説明図 本発明の第１実施形態変形例断面図 本発明の第２実施形態の基板接続構造説明図 本発明の柱状構造物の配置を説明するための平面図 本発明の第３実施形態の基板接続構造説明図 本発明の第３実施形態変形例断面図 本発明の第４実施形態製造工程断面図 本発明の第５実施形態製造工程断面図 本発明の第６実施形態製造工程断面図 本発明の第７実施形態組み立て図 本発明の第８実施形態組み立て図 本発明の第９実施形態製造工程断面図 従来の基板接続構造の説明図
符号の説明
１ 第１基板
１ａ、２ａ 電極
１ｂ 絶縁膜
２ 第２基板
３、３−１、３−２ はんだバンプ
４、４−２、４Ａ〜４Ｄ、４−２Ａ〜４−２Ｄ 柱状構造物
４ａ 柱状構造物
５ アンダーフィル
６ スペーサ
７ 感光性絶縁樹脂層
１０、２０ はんだバンプ接続用基板
３０ フリップチップ
４１ ＬＳＩ
４１ａ、４２ａ 電極
４２ 電子回路基板
４３ はんだバンプ
４４ 網状スペーサ

Claims (5)

  1. 第１基板の主面に形成された複数の第１電極と、前記第１電極に対応して第２基板の主面に形成された複数の第２電極とを対向させてはんだバンプにより接続し、前記第１及び第２基板の前記主面間をアンダフィルで充填された半導体装置において、
    一端が前記第１又は第２基板の一方の前記主面上に固定して立設され、他端が前記第１又は第２基板の他方の前記主面との間に隙間を有する絶縁物からなる柱状構造物が、夫々のはんだバンプ間に設けられたことを特徴とする半導体装置。
  2. 前記柱状構造物が、最近接位置にある前記はんだバンプの間に設けられていることを特徴とする請求項１記載の半導体装置。
  3. さらに、前記柱状構造物が第２近接位置にある前記はんだバンプ間にも設けられていることを特徴とする請求項１又は２記載の半導体装置。
  4. 基板の主面に複数の電極を形成する工程と、
    前記電極上にはんだバンプを形成する工程と、
    前記基板上に前記はんだバンプの高さより薄い感光性絶縁樹脂層を形成する工程と、
    前記感光性絶縁樹脂層を露光及び現像して、最近接位置にある前記電極間に前記感光性絶縁樹脂層からなる柱状構造物を形成する工程と、
    前記第１電極に対応して主面に形成された複数の第２電極を備えた第２基板の前記主面上に、前記柱状構造物の高さより高いスペーサを介在させて、前記第１電極と前記第２電極とを対向させて前記はんだバンプにより接続する工程と、を有することを特徴とするはんだバンプ接続用基板の製造方法。
  5. 基板の主面に複数の電極を形成する工程と、
    前記電極上にはんだバンプを形成する工程と、
    前記基板上に前記はんだバンプの高さより薄い感光性絶縁樹脂層を形成する工程と、
    前記感光性絶縁樹脂層を露光及び現像して、最近接位置にある前記電極間に前記感光性絶縁樹脂層からなる柱状構造物を形成する工程と、
    前記第１電極に対応して主面に形成された複数の第２電極を備えた第２基板の前記主面上に、前記第１及び第２基板の間隔が前記柱状構造物の高さより大きくなるように、前記第１電極と前記第２電極とを対向させて前記はんだバンプにより接続する工程と、
    前記第１及び第２基板の前記主面間をアンダフィルで充填する工程とを有することを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104471680A (zh) * 2012-07-16 2015-03-25 美光科技公司 垫上柱体互连结构、半导体裸片及包含所述互连结构的裸片组合件及相关方法
KR20200013202A (ko) * 2018-07-27 2020-02-06 삼성디스플레이 주식회사 구동칩, 회로기판 어셈블리 및 이를 포함하는 표시 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090127703A1 (en) * 2007-11-20 2009-05-21 Fujitsu Limited Method and System for Providing a Low-Profile Semiconductor Assembly
JP2009192796A (ja) * 2008-02-14 2009-08-27 Seiko Instruments Inc 液晶表示装置
JP5515251B2 (ja) * 2008-08-01 2014-06-11 富士電機株式会社 半導体装置およびその製造方法
JP5385004B2 (ja) * 2009-05-22 2014-01-08 富士通テン株式会社 回路部品
US8424748B2 (en) * 2009-12-21 2013-04-23 Intel Corporation Solder in cavity interconnection technology
JP5505171B2 (ja) * 2010-07-30 2014-05-28 富士通株式会社 回路基板ユニット、回路基板ユニットの製造方法、及び電子装置
JP2012049221A (ja) * 2010-08-25 2012-03-08 Toppan Printing Co Ltd 太陽電池モジュールとその製造方法とバックシート付き回路層と太陽電池
US8710654B2 (en) * 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP6189181B2 (ja) * 2013-11-06 2017-08-30 東芝メモリ株式会社 半導体装置の製造方法
JP6515047B2 (ja) * 2016-03-11 2019-05-15 東芝メモリ株式会社 半導体装置及びその製造方法
CN110383440A (zh) * 2017-02-17 2019-10-25 索尼半导体解决方案公司 半导体装置、芯片状半导体元件、配备有半导体装置的电子设备以及制造半导体装置的方法
KR102318773B1 (ko) * 2017-09-19 2021-10-28 구글 엘엘씨 칩 간 정밀 이격용 정지부로서의 필라들
WO2019146252A1 (ja) * 2018-01-23 2019-08-01 株式会社村田製作所 基板接合構造、および基板の接合方法
JP2020107834A (ja) * 2018-12-28 2020-07-09 大日本印刷株式会社 電子ユニット
JP7142604B2 (ja) * 2019-05-15 2022-09-27 日本特殊陶業株式会社 配線基板およびその製造方法
JP7321009B2 (ja) * 2019-07-01 2023-08-04 新光電気工業株式会社 配線基板、接合型配線基板及び配線基板の製造方法
JP7293056B2 (ja) * 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
JP2021129084A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法
JPWO2022239711A1 (ja) * 2021-05-10 2022-11-17

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61203648A (ja) * 1985-02-15 1986-09-09 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション はんだ接続体を有する回路装置
JPH01152637A (ja) * 1987-12-09 1989-06-15 Nec Corp 半導体素子の実装方法
JP2907168B2 (ja) * 1996-12-20 1999-06-21 日本電気株式会社 半導体装置および半導体装置と基板の接合構造
JP2001351942A (ja) * 2000-06-08 2001-12-21 Toshiba Corp 半導体装置および電子回路ユニット
JP2004134653A (ja) * 2002-10-11 2004-04-30 Sharp Corp 基板接続構造およびその基板接続構造を有する電子部品の製造方法
JP2006100552A (ja) * 2004-09-29 2006-04-13 Rohm Co Ltd 配線基板および半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104471680A (zh) * 2012-07-16 2015-03-25 美光科技公司 垫上柱体互连结构、半导体裸片及包含所述互连结构的裸片组合件及相关方法
CN104471680B (zh) * 2012-07-16 2018-02-16 美光科技公司 垫上柱体互连结构、半导体裸片、裸片组合件及相关方法
KR20200013202A (ko) * 2018-07-27 2020-02-06 삼성디스플레이 주식회사 구동칩, 회로기판 어셈블리 및 이를 포함하는 표시 장치
KR102150260B1 (ko) * 2018-07-27 2020-09-02 삼성디스플레이 주식회사 구동칩, 회로기판 어셈블리 및 이를 포함하는 표시 장치

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