KR101849117B1 - 연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법 - Google Patents

연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법 Download PDF

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Abstract

제1연결 콘택(contact)부가 표면에 노출된 제1기판, 제1연결 콘택부에 연결된 제1연결 범프, 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판, 제2연결 콘택부를 노출하게 제2기판을 덮는 단차 유도층, 단차 유도층 상으로 일단부가 연장되게 제2연결 콘택부에 연결되고 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 제2연결 범프, 제1연결 범프의 상측 표면과 제2연결 범프의 경사면에 접촉하여 접착시키는 도전 접착층, 및 제1 및 제2연결 범프들, 도전 접착층들을 에워싸고 제1 및 제2기판을 접착시키는 비전도 접착층을 포함하는 전자 소자의 패키지들, 이들을 포함하는 전자 시스템 및 그 제조 방법들을 제시한다.

Description

연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법{Packages of electronic device comprising connecting bump, system comprising the same and methods for fabricating the same}
본 발명은 전자 소자의 패키지(package) 기술에 관한 것으로, 특히 연결 범프(bump)를 포함하는 전자 소자의 패키지, 전자 시스템(system) 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함하고 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리워지기도 하는 반도체 기판에 집적될 수 있다. 집적회로의 전자 소자들은 인쇄회로 기판(PCB) 또는 실리콘 인터포저(Si interposer)와 같이 회로 배선을 포함하는 패키지(package) 기판에 실장(mounting)된 패키지로, 컴퓨터나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 기기의 인쇄회로 보드(printed circuit board)에 장착될 수 있다.
반도체 칩을 패키지 기판에 실장시켜 전기적으로 연결시킬 때, 또는 반도체 칩과 반도체 칩을 상호 전기적으로 연결시킬 때, 연결 범프(bump)를 이용한 연결 구조가 전자 소자의 패키지에 많이 적용되고 있다. 예컨대, 플립 칩(flip chip) 패키지는 다양한 형태의 반도체 칩의 적층 구조를 구현하는 데 유리하고, 또한, 인풋/아웃풋(I/O) 단자(terminal)의 수를 많이 확보하기 위해서, 연결 범프들을 채용하고 있다.
패키지 기판과 반도체 칩을 연결 범프들을 결속시켜 전기적으로 연결한 후, 이러한 연결 범프들의 결속 구조를 에워싸 절연시키기 위해서 언더필(under fill) 과정으로 절연층을 형성하고 있다. 전자 소자 패키지의 두께가 얇아짐에 따라, 패키지 두께의 제한에 의해 연결 범프의 높이가 낮아지고 그 크기 또한 작아져 범프와 범프 사이의 간격이 협소해지고 있다. 이에 따라, 언더필 절연층이 채워야할 범프 사이의 공간의 높이가 낮아지고 협소해져 언더필 절연층이 이러한 공간을 채우지 못하여 보이드(void)가 유발되는 채움 불량이 야기되고 있다.
본 발명은 반도체 칩의 기판과 패키지 기판 사이 또는 반도체 칩의 기판과 다른 칩의 기판 사이를 절연 접착하는 비전도 접착층을 마주보는 두 연결 범프들이 침투하여 상호 연결되어 결속될 때, 연결 범프들 사이의 계면에 비전도 접착층이 포획(trap) 잔류되어 전자 소자 또는 전자 소자 패키지의 신뢰성을 저하시키는 것을 유효하게 방지하는 연결 범프 구조를 제시하고자 한다.
본 발명의 일 관점은, 연결 콘택(contact)부가 표면에 노출된 기판; 상기 연결 콘택부를 노출하게 상기 기판을 덮는 단차 유도층; 및 상기 단차 유도층 상으로 일단부가 연장되게 상기 연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 연결 범프를 포함하는 전자 소자의 패키지를 제시한다.
상기 기판은 집적 회로(integrated circuit)가 집적된 반도체 칩(semiconductor chip)의 반도체 기판이거나 또는 상기 반도체 칩이 실장될 인쇄회로 기판(PCB) 또는 인터포저(interposer) 기판을 포함하는 패키지(package) 기판일 수 있다.
상기 반도체 기판은 상기 연결 콘택부를 노출 표면으로 제공하는 관통 전극을 포함할 수 있다.
상기 기판 상에 상기 관통 전극의 노출 표면에 연결되어 콘택 패드(contact pad) 또는 재배선층(RDL)으로 사용되는 도전층을 더 포함할 수 있다.
상기 단차 유도층은 상기 연결 콘택부를 노출하는 오프닝(opening)을 가지는 절연층을 포함할 수 있다.
상기 절연층은 상기 오프닝의 측벽을 이루는 부분이 수직하거나 경사를 가질 수 있다.
상기 연결 범프는 상기 절연층의 오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분를 덮게 일단부가 연장되고, 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하게 형성된 것일 수 있다.
상기 연결 범프는 상기 경사면의 가장자리의 제1모서리부와 상기 제1모서리부에 반대되는 제2모서리부를 포함하고, 상기 제1 및 제2모서리부는 상기 단차에 의해 서로 다른 높이를 가질 수 있다.
상기 연결 범프는 금속 필라(pillar) 및 상기 금속 필라의 상측 표면에 형성된 솔더(solder) 접착층을 더 포함할 수 있다.
본 발명의 다른 일 관점은, 상하 표면들에 각각 제1 및 제2연결 콘택(contact)부들이 노출된 기판; 상기 제1 및 제2연결 콘택부들을 각각 노출하게 상기 기판의 상하 표면들을 각각 덮는 제1 및 제2단차 유도층들; 및 상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 상호 다르게 경사진 제1 및 제2경사면들을 상측 표면으로 각각 가지는 제1 및 제2연결 범프들을 포함하는 전자 소자의 패키지를 제시한다.
상기 제1 및 제2단차 유도층들은 상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들의 다른 경사를 유도하게 상호 다른 두께를 가질 수 있다.
상기 제1 및 제2단차 유도층들은 상기 제1 및 제2연결 콘택부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지고, 상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들의 다른 경사를 유도하게 상기 제1 및 제2오프닝(opening)들의 측벽들이 서로 다른 경사를 가질 수 있다.
본 발명의 다른 일 관점은, 제1연결 콘택(contact)부가 표면에 노출된 제1기판; 상기 제1연결 콘택부를 노출하게 상기 제1기판을 덮는 제1단차 유도층; 상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프; 상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판; 상기 제2연결 콘택부를 노출하게 상기 제2기판을 덮는 제2단차 유도층; 상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프; 상기 제1 및 제2경사면들에 접촉하여 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층; 및 상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 제1 및 제2단차 유도층들을 접착시키는 비전도(non-conductive) 접착층을 포함하는 전자 소자의 패키지를 제시한다.
상기 제1 및 제2단차 유도층들은 상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들에 상호 다른 경사를 유도하도록 상호 다른 두께를 가질 수 있다.
상기 제1 및 제2단차 유도층들은 상기 제1 및 제2연결 콘택부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지고, 상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들에 상호 다른 경사를 유도하게 상기 제1 및 제2오프닝(opening)들의 측벽들이 서로 다른 경사를 가질 수 있다.
상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들은 상호 대면되게 경사져 상기 도전 접착층은 상기 제1 및 제2기판들에 대해 비스듬히 경사지게 연장된 층일 수 있다.
상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들은 상호 대면되고 상호 다른 경사를 가지며 경사져 상기 도전 접착층은 상기 제1 및 제2기판들에 대해 비스듬히 경사지며 두께가 상기 제1 및 제2경사면을 따라 증가되게 연장된 층일 수 있다.
상기 비전도 접착층은 비전도 페이스트(NCP)의 층 또는 비전도 필름(NCF)의 층일 수 있다.
본 발명의 다른 일 관점은, 제1연결 콘택(contact)부가 표면에 노출된 제1기판; 상기 제1연결 콘택부에 연결된 제1연결 범프; 상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판; 상기 제2연결 콘택부를 노출하게 상기 제2기판을 덮는 단차 유도층; 상기 단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 제2연결 범프; 상기 제1연결 범프의 상측 표면과 상기 제2연결 범프의 경사면에 접촉하여 접착시키는 도전 접착층; 및 상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 제1 및 제2기판을 접착시키는 비전도 접착층을 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 다른 일 관점은, 상하 표면들에 각각 제1 및 제2연결 콘택(contact)부들이 노출된 반도체 제1기판; 상기 제1 및 제2연결 콘택부들을 각각 노출하게 상기 반도체 제1기판의 상하 표면들을 각각 덮는 제1 및 제2단차 유도층들; 상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 상호 다르게 경사진 제1 및 제2경사면들을 상측 표면들 각각 가지는 제1 및 제2연결 범프들; 상기 제1연결 콘택부에 대향되게 제3연결 콘택부가 표면에 노출된 반도체 제2기판; 상기 제3연결 콘택부를 노출하게 상기 제2기판을 덮는 제3단차 유도층; 상기 제3단차 유도층 상으로 일단부가 연장되게 상기 제3연결 콘택부에 연결되고 상기 제3단차 유도층에 의해 유도된 단차에 의해 제3경사면을 상측 표면에 가지는 제3연결 범프; 상기 제1 및 제3경사면들에 접촉하여 상기 제1 및 제3연결 범프들을 접착시키는 제1도전 접착층; 상기 제1 및 제3연결 범프들, 상기 제1도전 접착층을 에워싸고 상기 제1 및 제3단차 유도층들을 접착시키는 제1비전도 접착층; 상기 제2연결 콘택부에 대향되게 제4연결 콘택부가 표면에 노출된 패키지 기판; 상기 제4연결 콘택부와 상기 제2경사면에 접촉하여 상기 제2연결 범프와 상기 제4연결 콘택부를 접착시키는 제2도전 접착층; 및 상기 제2연결 범프, 상기 제4연결 콘택부 및 상기 제2도전 접착층을 에워싸고 상기 패키지 기판 및 상기 제2단차 유도층을 접착시키는 제2비전도 접착층을 포함하는 전자 소자의 패키지를 제시한다.
상기 제4연결 콘택부를 노출하게 상기 패키지 기판 표면을 덮는 제4단차 유도층; 및 상기 제4단차 유도층 상으로 일단부가 연장되게 상기 제4연결 콘택부에 연결되고 상기 제4단차 유도층에 의해 유도된 단차에 의해 경사진 제4경사면을 상측 표면으로 가지는 제4연결 범프를 더 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 다른 일 관점은, 제1 및 제2경사면들을 상측 표면으로 각각 가지는 제1 및 제2연결 범프들을 상하 표면들에 가지고, 다수 개가 상기 제1연결 범프의 제1경사면이 상기 제2연결 범프의 제2경사면에 대향되게 정렬되어 적층된 반도체 기판들; 상기 제1 및 제2경사면과 접촉하여 적층된 두 개의 상기 반도체 기판들의 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층들; 상기 제1 및 제2연결 범프, 상기 도전 접착층들의 연결 부분을 에워싸 절연시키고 상기 반도체 기판들을 접착시키는 비전도 접착층들; 및 상기 적층된 반도체 기판들이 실장된 패키지 기판을 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 다른 일 관점은, 연결 콘택(contact)부가 표면에 노출된 기판; 상기 기판을 접착하기 위한 비전도 접착층; 및 상기 연결 콘택부에 연결되고 경사면을 상측 표면에 가져 상기 비전도 접착층을 관통한 연결 범프를 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 다른 일 관점은, 기판 표면의 연결 콘택(contact)부를 노출하는 단차 유도층을 형성하는 단계; 및 상기 단차 유도층 상으로 일단부가 연장되게 상기 연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 연결 범프를 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
상기 단차 유도층을 형성하는 단계는 상기 연결 콘택부를 덮는 절연층을 상기 기판 상에 형성하는 단계; 및 상기 절연층에 상기 연결 콘택부 표면을 노출하는 제1오프닝(opening)을 형성하는 단계를 포함할 수 있다.
상기 제1오프닝을 형성하는 단계는 상기 제1오프닝을 이루는 상기 절연층의 측벽이 수직하거나 또는 경사를 가지게 상기 절연층 부분을 선택적으로 제거하는 단계를 포함할 수 있다.
상기 제1오프닝을 형성한 후 상기 제1오프닝을 이루는 상기 절연층의 측벽이 경사를 더 완만하게 유도하기 위해서 상기 절연층의 측벽 부분을 리플로우(reflow)하는 단계를 더 포함할 수 있다.
상기 연결 범프는 상기 절연층의 제1오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분을 덮게 일단부가 연장되고 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하게 형성될 수 있다.
상기 연결 범프를 형성하는 단계는 상기 절연층의 제1오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분을 덮고 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하는 제2오프닝을 가지는 마스크(mask)를 형성하는 단계; 및 상기 제2오프닝 내를 채우는 상기 연결 범프를 성장시키는 단계를 포함할 수 있다.
상기 연결 범프를 성장시키는 단계는 상기 제2오프닝 내에 금속 도금층을 성장시키는 단계; 및 상기 금속 도금층 상에 솔더 접착층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점은, 기판의 상하 표면들에 각각 위치하는 제1 및 제2연결 콘택(contact)부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지는 제1 및 제2단차 유도층들을 형성하는 단계; 및 상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 제1 및 제2경사면들을 상측 표면에 각각 가지는 제1 및 제2연결 범프들을 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 제1기판 표면의 제1연결 콘택(contact)부를 노출하는 제1단차 유도층을 형성하는 단계; 상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프를 형성하는 단계; 상기 제1연결 범프를 덮는 비전도 접착층을 상기 제1단차 유도층 상에 형성하는 단계; 상기 제1연결 콘택부에 대응되는 제2기판 표면의 제2연결 콘택부를 노출하는 제2단차 유도층을 형성하는 단계; 상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프를 형성하는 단계; 상기 제2연결 범프 표면에 도전 접착층을 형성하는 단계; 및 상기 제2기판을 상기 제1기판에 대해 압착하여 상기 제2연결 범프가 상기 비전도 접착층을 침투하여 상기 제1경사면을 따라 상기 비전도 접착층 부분이 상기 제1연결 범프 표면 바깥으로 밀려나게 하며 상기 도전 접착층이 상기 제2 및 제1연결 범프들을 결속시키는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 제1기판 표면의 제1연결 콘택(contact)부에 연결되는 제1연결 범프를 형성하는 단계; 상기 제1연결 범프를 덮는 비전도 접착층을 상기 제1기판 상에 형성하는 단계; 상기 제1연결 콘택부에 대응되는 제2기판 표면의 제2연결 콘택부를 노출하는 단차 유도층을 형성하는 단계; 상기 단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 제2연결 범프를 형성하는 단계; 상기 제2연결 범프 표면에 도전 접착층을 형성하는 단계; 및 상기 제2기판을 상기 제1기판에 대해 압착하여 상기 제2연결 범프가 상기 비전도 접착층을 침투하여 상기 경사면에 의해 상기 비전도 접착층 부분이 상기 제1연결 범프 표면 바깥으로 밀려나게 하며 상기 도전 접착층이 상기 제2 및 제1연결 범프들을 결속시키는 단계를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 제1기판의 상하 표면들에 각각 위치하는 제1 및 제2연결 콘택(contact)부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지는 제1 및 제2단차 유도층들을 형성하는 단계; 상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 제1 및 제2경사면들을 상측 표면에 각각 가지는 제1 및 제2연결 범프들을 형성하는 단계; 상기 제1연결 범프를 덮는 제1비전도 접착층을 상기 제1단차 유도층 상에 형성하는 단계; 상기 제1연결 콘택부에 대응되는 반도체 제2기판 표면의 제3연결 콘택부를 노출하는 제3단차 유도층을 형성하는 단계; 상기 제3단차 유도층 상으로 일단부가 연장되게 상기 제3연결 콘택부에 연결되고 상기 제3단차 유도층에 의해 유도된 단차에 의해 제3경사면을 상측 표면에 가지는 제3연결 범프를 형성하는 단계; 상기 제3연결 범프 표면에 제1도전 접착층을 형성하는 단계; 상기 반도체 제2기판을 상기 반도체 제1기판에 대해 압착하여 상기 제3연결 범프가 상기 제1비전도 접착층을 침투하여 상기 제1경사면을 따라 상기 제1비전도 접착층 부분이 상기 제1연결 범프 표면 바깥으로 밀려나게 하며 상기 제1도전 접착층이 상기 제3 및 제1연결 범프들을 결속시키는 단계; 상기 제2연결 범프 표면에 제2도전 접착층을 형성하는 단계; 패키지 기판의 표면에 상기 제2연결 콘택부에 대향되게 노출된 제4연결 콘택부를 덮는 제2비전도 접착층을 형성하는 단계; 및 상기 반도체 제1기판을 상기 패키지 기판에 대해 압착하여 상기 제2연결 범프가 상기 제2비전도 접착층을 침투하여 상기 제2경사면을 따라 상기 제2비전도 접착층 부분이 상기 제4연결 콘택부 바깥으로 밀려나게 하며 상기 제2도전 접착층이 상기 제2연결 범프 및 제4연결 콘택부를 결속시키는 단계;를 포함하는 전자 소자의 패키지 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 주기판(main board); 및 상기 주기판 상에 실장될 전자 소자의 패키지을 포함하고, 상기 전자 소자의 패키지는 제1연결 콘택(contact)부가 표면에 노출된 제1기판; 상기 제1연결 콘택부를 노출하게 상기 제1기판을 덮는 제1단차 유도층; 상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프; 상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판; 상기 제2연결 콘택부를 노출하게 상기 제2기판을 덮는 제2단차 유도층; 상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프; 상기 제1 및 제2경사면들에 접촉하여 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층; 및 상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 제1 및 제2단차 유도층들을 접착시키는 비전도(non-conductive) 접착층을 포함하는 전자 시스템(system)을 제시한다.
본 발명의 다른 일 관점은, 제1연결 콘택(contact)부가 표면에 노출된 제1패키지 기판; 상기 제1연결 콘택부를 노출하게 상기 제1패키지 기판을 덮는 제1단차 유도층; 상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프; 상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 일 표면에 노출되고 반대 표면에 제2패키지 기판이 부착된 반도체 기판; 상기 제2연결 콘택부를 노출하게 상기 반도체 기판을 덮는 제2단차 유도층; 상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프; 상기 제1 및 제2경사면들에 접촉하여 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층; 및 상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 반도체 칩의 측면 및 상기 제2패키지 기판 상을 덮게 연장되어 상기 제1 및 제2패키지 사이에 상기 반도체 칩이 함침되게 하는 비전도(non-conductive) 접착층을 포함하는 전자 소자의 패키지를 제시한다.
본 발명의 실시예들에 따르면, 반도체 칩의 반도체 기판 표면 또는 패키지 기판의 표면에 연결 범프들을 형성할 때, 연결 범프의 상측 표면에 경사면을 유도함으로써, 반도체 칩의 기판과 패키지 기판 사이 또는 반도체 칩의 기판과 다른 칩의 기판 사이를 절연 접착하는 비전도 접착층을 마주보는 두 연결 범프들이 침투하여 상호 연결되어 결속될 때, 연결 범프들 사이에 위치하는 비전도 접착층 부분이 경사면을 따라 바깥으로 밀려 배출되도록 유도할 수 있다. 이에 따라, 연결 범프들의 결속 시 연결 범프들 사이 계면에 비전도 접착층 부분이 포획되어 잔류되는 것을 유효하게 방지하거나 억제할 수 있다. 이에 따라, 연결 범프를 구비하는 전자 소자 또는 전자 소자의 패키지의 동작 성능 및 신뢰성이 비전도 접착층의 포획 및 잔류에 의해 저하되는 것을 유효하게 해소할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 전자 소자의 패키지의 일례를 보여준다.
도 4 및 도 5는 본 발명의 실시예에 따른 전자 소자의 패키지가 스택 패키지(stack package) 형태에 적용된 변형예를 보여준다.
도 6 내지 도 8은 본 발명의 실시예에 따른 전자 소자의 패키지에 채용된 연결 범프 구조를 제조하는 방법의 일례들을 보여준다.
도 9 및 도 10은 본 발명의 실시예에 따른 전자 소자의 패키지를 제조하는 방법의 일례를 보여준다.
도 11은 본 발명의 실시예에 따른 전자 소자의 패키지를 포함하는 전자 시스템의 일례를 보여준다.
도 12는 본 발명의 실시예에 따른 전자 소자의 패키지가 임베디드(embbedded) 패키지 형태에 적용된 변형예를 보여준다.
본 발명의 실시예들은 반도체 칩의 반도체 기판 표면 또는 패키지 기판의 표면에 전기적 연결을 위해서 도입되는 연결 범프를, 상측 표면에 한쪽 측방향으로 기울어진 경사면을 구비한 필라(pillar) 형상의 범프 구조로 형성하는 점을 제시한다. 연결 범프의 상측 표면에 경사면을 유도함으로써, 반도체 칩을 이루는 반도체 기판과, 반도체 칩을 실장하는 패키지 기판 사이, 또는 반도체 칩의 기판과 다른 칩의 기판 사이를 절연하고 연결 범프 구조를 절연 격리하기 위해서 도입되는 비전도 접착층이 연결 범프들의 연결 계면에 포획되어 잔류되는 것을 유효하게 방지할 수 있다.
서로 마주보게 정렬된 두 연결 범프들이 비전도 접착층을 관통하게 침투하여 상호 연결 결속될 때, 연결 범프들의 결속을 위해 열적 압착(thermal compression)되는 과정에서, 연결 범프들 사이에 위치하는 비전도 접착층 부분이 연결 범프의 경사면을 따라 바깥으로 밀려 배출되도록 유도할 수 있다. 이에 따라, 연결 범프들의 결속 시 연결 범프들 사이 계면에 비전도 접착층 부분이 잔류 포획되는 것을 방지 또는 억제할 수 있다. 연결 범프들 사이 계면에 비전도 접착층이 잔류되는 것을 억제할 수 있어, 연결 범프를 구비하는 전자 소자 또는 전자 소자의 패키지의 동작 성능 및 신뢰성이 비전도 접착층의 포획 및 잔류에 의해 저하되는 것을 유효하게 해소할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 연결 범프 구조를 포함하는 전자 소자의 패키지의 일례를 보여준다. 도 1에 제시된 바와 같이, 전자 소자의 패키지는 패키지 기판(100) 상에 반도체 칩(200)이 실장된 형태, 예컨대, 플립 칩(flip chip) 패키지(300)의 형태를 가질 수 있다. 이때, 전자 소자는 집적 회로(integrated circuit)이 집적된 반도체 기판(210)을 포함하는 반도체 칩(200)을 의미할 수 있다. 반도체 칩(200)은 디램(DRAM) 소자나 플래시(FLASH) 소자의 칩일 수 있다. 또한, 전자 소자는 이러한 반도체 칩(200)이 실장되는 패키지 기판(100), 예컨대, 절연 기판(110) 상에 전기적 연결을 위한 도전 패드(pad: 121)와 같은 도전 배선들이 회로 배선으로 구비된 다양한 형태의 인쇄회로 기판(PCB: Printed Circuit Board)이나 또는 인터포저(interposer)를 포괄하여 의미할 수 있다.
전자 소자의 패키지를 이루는 패키지 기판(100)은, 도 1 및 도 2에 제시된 바와 같이, 코어(core) 또는 절연 기판(110) 상에 회로 배선인 도전 패드(121)를 구비하는 인쇄회로 기판으로 도입될 수 있다. 도전 랜드(121)는 절연 기판(110)의 표면에 외부와의 전기적 연결을 위한 제1연결 콘택(contact)부(120)를 노출 표면으로 제공한다. 이하 기재되는 "제1" 또는 "제2" 등과 같은 표기는 순서를 특정하거나 해당 부재를 특정하는 것으로 해석되기 보다는, 해당 부재를 다른 부재와 구분하기 위한 설명 기재 상의 편의성을 위한 표기로 이해되는 것이 보다 유효하다. 따라서, 이러한 "제1" 또는 "제2"의 표기는 설명의 편의를 위해서 그 순서나 순번이 뒤바뀌어 기재될 수도 있다.
제1연결 콘택부(120)를 노출하는 제1단차 유도층(130)이 절연 기판(110) 상에 도입된다. 제1단차 유도층(130)은 절연 물질, 실리콘 산화물(SiO2)과 같은 유전 물질 또는 폴리이미드(polyimid)와 같은 폴리머(polymer) 물질의 층으로 도입될 수 있다. 폴리이미드층의 경우 감광성을 가질 수 있어, 노광 및 현상으로 패터닝할 수 있어 공정 상 보다 유효할 수 있다.
제1연결 범프(140)가 금속 필라(pillar) 형상의 범프로 도입된다. 제1연결 범프(140)는 상측 표면에 제1경사면(141)을 가지게 형성된다. 제1연결 범프(140)의 제1경사면(141)은 제1단차 유도층(130)에 의해 유도되는 단차 및 측벽 제1부분(131)에 의해 유도될 수 있다. 제1연결 범프(140)는 일단부(142)가 제1단차 유도층(130)의 측벽 제1부분(131) 상으로 중첩되게 연장되고, 측벽 제1부분(131)에 마주보게 대면 대향되는 측벽 제2부분(133)으로는 연장되지 않아, 타단부(144)가 실질적으로 측벽 제2부분(133)에 이격되거나 측벽 제2부분(133)을 노출하게 형성된다. 이에 따라, 제1단차 유도층(130)의 두께(T1)와 측벽 제1부분(131)의 측벽면의 경사 정도에 의해 노출된 제1연결 콘택부(120)의 표면과 단차가 유도되고, 이러한 단차에 의해서, 제1연결 범프(140)의 상측 표면에 제1경사면(141)이 유도된다.
제1단차 유도층(130)의 두께(T1) 정도와 측벽 제1부분(131)의 경사 정도에 의해 단차의 크기와 단차가 점진적으로 변화되는 정도가 달라지므로, 이에 의존하여 제1연결 범프(140)의 제1경사면(141)의 경사 정도, 즉, 경사각을 다양하게 변화시킬 수 있다. 제1경사면(141)의 경사 정도를 변화시킬 수 있으므로, 제1경사면의 가장자리의 제1모서리부(143)와 이에 반대되게 대향되는 제2모서리부(145)의 높이 차이를 다르게 유도할 수 있다. 즉, 제1모서리부(143)가 보다 더 날카로운 예각을 가져 제1연결 범프(140)가 날카로운 예각의 돌출 모서리부를 가지게 유도하거나 또는 반대로 보다 완만한 각도의 돌출 모서리부를 가지게 유도할 수도 있다.
이와 같이 구비된 제1연결 범프(140)는, 도 1에 제시된 바와 같이, 패키지 기판(100)에 실장되는 반도체 칩(200)에 형성될 제2연결 범프(240)에 대응되는 랜드(land) 형태로 도입될 수 있다.
도 1 및 도 3을 참조하면, 패키지 기판(100)에 실장될 반도체 칩(200)은, 디램 소자 또는 플래시 소자가 집적 회로로 구비된 활성면(active surface: 211)를 가지는 반도체 기판(210)을 포함하여 구성될 수 있다. 활성면(211)에 형성된 집적 회로를 외부와 전기적으로 연결하는 연결 단자로 반도체 기판(210)을 관통하는 관통 실리콘 비아(TSV: Through Silicon Via)와 같은 관통 전극(221)이 구비될 수 있다. 활성면(211)이 형성된 표면과 반대되는 뒷면에 노출된 관통 전극(221)의 노출 표면으로 제2연결 콘택부(220)가 구비된다.
제2연결 콘택부(220)는 도 1의 패키지 기판(100)의 제1연결 콘택부(120)에 대향되게 구비되고, 제2연결 콘택부(220)를 노출하게 반도체 기판(210)을 덮는 제2단차 유도층(230)이 제1단차 유도층(210)과 마찬가지로 도입될 수 있다. 이때, 제2단차 유도층(230)은 마찬가지로 제2연결 범프(240)의 상측 표면에 제2경사면(241)을 유도하게 도입되며, 그 두께(T2) 및 측벽 부분(231)의 경사 정도를 달리하여 제2연결 범프(240)이 제2경사면(241)이 제1연결 범프(140)의 제1경사면(141)과 다른 경사를 가지게 유도할 수 있다. 이때, 제2경사면(241)은 제1경사면(141)에 비해 경사각이 더 크게 유도되어 보다 더 급격한 경사를 가지게 유도될 수 있다. 즉, 제1경사면(141)의 제1모서리부(143)에 대응되게 정렬 위치하는 제3모서리부(243)가, 제2모서리부(145)에 대응되게 정렬 위치하는 제4모서리부(245)에 비해 낮은 높이를 가지게 제2경사면(241)이 유도되고, 또한, 제1 및 제2모서리부(143, 145)의 높이 차이에 비해 더 큰 높이 차이가 제3 및 제4모서리부(243, 245) 사이에 유도되게 제2경사면(241)이 유도된다.
제2연결 범프(240)의 상측 표면인 제2경사면(241)에는, 도 1 및 도 3에 제시된 바와 같이, 제1 및 제2연결 범프들(140, 240)의 접착 결속을 위한 도전 접착층(250)이 구비될 수 있다. 도전 접착층(250)은 제2연결 범프(240)가 아닌 제1연결 범프(140) 표면에 구비될 수도 있으며, 제1 및 제2연결 범프들(140, 240)의 결속을 위한 솔더(solder) 접착 물질을 도포하여 형성할 수 있다. 제2연결 범프(240)는 구리(Cu)와 같은 금속 필라(pillar) 형태로 구비되므로, 접착 결속 또는 본딩(bonding)을 위해 사용되는 솔더를 포함하는 도전 접착층(250)의 양을 상대적으로 줄일 수 있다. 도전 접착층(250)의 양을 줄일 수 있어, 결속 본딩 시 솔더가 외부로 흘러나가 이웃하는 다른 범프들이나 회로 배선들과 단락(short)되는 현상을 줄일 수 있어, 공정 안정성 및 전기적 신뢰성을 확보할 수 있다.
도 2 및 도 3에 제시된 바와 같이 각각 준비된 패키지 기판(100)에 반도체 칩(200)을 실장시켜, 도 1에 제시된 바와 같이, 제1 및 제2연결 범프(140, 240)들이 결속 본딩된 전자 소자의 패키지(300)를 형성한다. 이때, 반도체 칩(200)을 패키지 기판(100)에 열적 압착(thermal compression)시킴으로써, 도전 접착층(250)이 도 1에 제시된 바와 같이, 제1 및 제2연결 범프(140, 240)들의 제1 및 제2경사면들(141, 241)에 접촉하게 되어 제1 및 제2연결 범프들(140, 240)을 접착시킨다. 또한, 패키지 기판(100)과 반도체 칩(200) 사이의 계면에 제1 및 제2연결 범프들(140, 240), 도전 접착층(250)들을 에워싸 절연 격리시키는 비전도(non-conductive) 접착층(310)이 도입된다. 이러한 비전도 접착층(310)은 제1 및 제2연결 범프(140, 240)들의 결속 본딩이전에, 패키지 기판(100)을 덮게 비전도 페이스트(NCP: Non-Conductive Paste)로 도포되거나 또는 비전도 필름(NCF: Non-Conductive Film)으로 부착될 수 있다.
도 1 내지 도 3은 플립 칩 패키지 형태로 본 발명의 실시예에 따른 전자 소자 및 패키지의 일례를 보여주고 있지만, 도 4 및 도 5는 본 발명의 실시예에 따른 전자 소자의 패키지가 스택 패키지(stack package) 형태에 적용된 변형예를 보여준다. 도 4 및 도 5에서 동일한 참조 부호는 실질적으로 동일한 부재로 해석될 수 있으며, "제1" 및 "제2" 등의 표기는 순서나 다른 부재를 의미하기 보다는 부재들을 설명의 편의 상 구분하기 위해서 사용된 것으로 이해될 수 있다.
스택 패키지(500)는 도 2에 제시된 바와 같이 패키지 기판(100)을 도입하고, 패키지 기판(100) 상에 도 3에 제시된 바와 마찬가지로 구성되는 반도체 칩들(400, 200)을 실장하여 구비된다. 예컨대, 도 3에 제시된 바와 마찬가지로, 패키지 기판(100)에 실장될 반도체 제1칩(400)은, 디램 소자 또는 플래시 소자가 집적 회로로 구비된 반도체 제1기판(410)을 포함하여 구성될 수 있다. 도 4 및 도 5에 제시된 바와 같이, 집적 회로를 외부와 전기적으로 연결하는 연결 단자로 반도체 제1기판(410)을 관통하는 제1관통 전극(421)을 구비하고, 제1관통 전극(421)의 상하로 노출되는 노출 표면들 각각으로 제1연결 콘택부(120)에 대응되는 제2연결 콘택부(420) 및 제2연결 콘택부(420)에 반대되는 표면인 제3연결 콘택부(460)를 구비한다. 제3연결 콘택부(460) 상에는 콘택 패드(contact pad) 또는 재배선층(RDL)으로 사용되는 도전층(461)을 더 포함할 수 있다. 이러한 경우 도전층(461)의 노출 표면(462)이 실질적인 제3연결 콘택부로 사용될 수 있다.
패키지 기판(100)의 제1단차 유도층(130)에 대향되게 제2단차 유도층(430)이 반도체 제1기판(410)의 일면 상에 도입되고, 반대되는 면 상에 제3단차 유도층(470)이 도입된다. 제2 및 제3단차 유도층(430, 470)은 서로 상이한 두께를 가지게 도입될 수 있고, 또한, 제2 및 제3연결 콘택부(420, 460)들 각각을 노출하는 측벽 부분들(431, 471)의 경사 정도, 즉, 경사각 또한 상호 상이하게 도입될 수 있다.
패키지 기판(100)의 제1연결 범프(140)의 제1경사면(141)에 대응되게 제2연결 범프(440)가, 상측 표면에 제1경사면(141)에 대면되는 제2경사면(441)을 가지게 반도체 제1기판(410)에 구비되고, 제2연결 범프(440)에 반대되는 표면에 제2경사면(441)이 바라보는 방향에 대해 반대 방향으로 바라보게 경사진 제3경사면(481)을 가지는 제3연결 범프(480)가 구비된다. 제2 및 제3단차 유도층(430, 470)에 의해 유도된 단차들 및 측벽 부분들(431, 471)의 경사 정도를 상이하게 함으로써, 제2 및 제3연결 범프들(440, 480)의 제2 및 제3경사면들(441, 481)의 경사 정도를 달리할 수 있다. 이때, 상대적으로 낮은 높이로 돌출되게 위치하는 제2연결 범프(440)의 제1모서리부(443)가 위치하는 쪽에 상대적으로 높은 높이로 돌출되게 위치하는 제3연결 범프(480)의 제1모서리부(483)가 위치하고, 상대적으로 높은 높이로 돌출되게 위치하는 제2연결 범프(440)의 제2모서리부(445)가 위치하는 쪽에 상대적으로 낮은 높이로 돌출되게 위치하는 제3연결 범프(480)의 제2모서리부(485)가 위치하게, 제2 및 제3경사면들(441, 481)이 상호 반대 방향으로 바라보게 제2 및 제3연결 범프들(440, 480)이 구비된다. 제2연결 범프(440) 표면에는 범프 결속 본딩을 위한 제1도전 접착층(450)이 구비될 수 있다.
반도체 제1칩(400) 상에 스택 적층될 반도체 제2칩(200)은 도 3에 제시된 바와 마찬가지로, 반도체 제2기판(210)을 관통하는 제2관통 전극(221)을 구비하고, 제2관통 전극(221)의 노출 표면으로 제공되는 제4연결 콘택부(220)이 제3연결 콘택부(460)에 대면되게 구비된다. 제4연결 콘택부(220)를 노출하게 제4단차 유도층(230)이 도입되고, 제4연결 범프(240)이 제4경사면(241)을 가지게 구비된다. 제4경사면(241) 상에는 제2도전 접착층(250)이 구비된다.
도 4에 제시된 바와 같이, 패키지 기판(100)에 반도체 제1칩(400) 및 제2칩(200)을, 제1비전도 접착층(311) 및 제2비전도 접착층(313)을 각각 개재하여 도 1에 제시된 바와 마찬가지로 열적 압착시킴으로써, 스택 패키지(500)가 구성된다. 이때, 반도체 제1칩(400)과 제2칩(200) 사이에 제1칩(400)과 실질적으로 유사한 연결 범프 구조들을 가지는 다른 반도체 제3칩들을 적층하여 적층되는 단수를 더 높일 수 있다.
도 6 및 도 7은 본 발명의 실시예에 따른 전자 소자의 패키지에 채용된 연결 범프 구조를 제조하는 방법의 일례를 보여준다. 도 6 및 도 7은 본 발명의 실시예에 따른 경사면을 가지는 연결 범프 구조를 도 5에 제시된 반도체 칩(400)에 연결 범프들(440, 480)을 제조하는 과정을 예시하여 설명한다. 이러한 연결 범프 구조를 제조하는 과정은 도 1에 제시된 바와 같은 패키지 기판(100)에 연결 범프(140)을 형성하는 과정에도 적용될 수 있다.
도 6을 참조하면, 반도체 칩(410)의 관통 전극(421)의 노출된 표면으로 제공되는 제1 및 제2연결 콘택부들(420, 460)을 노출하게 제1 및 제2단차 유도층들(430, 470)을 형성한다. 이하 기재에서 "제1" 및 "제2" 등의 표기는 순서나 다른 부재를 의미하기 보다는 부재들을 설명의 편의 상 구분하기 위해서 사용된 것으로 이해될 수 있다. 단차 유도층들(430, 470)은 절연층, 예컨대, 폴리이미드층을 도포하고, 노광 및 현상과 같은 패턴 형성 방법을 수행하여 패터닝될 수 있다. 단차 유도층들(430, 470) 각각은 제1 및 제2오프닝(opening)(432, 472)를 가지게 패터닝된다. 이때, 제1연결 콘택부(420)을 노출하는 제1오프닝(432)의 제1측벽(431)의 경사는 제2연결 콘택부(460)에 형성된 도전층(461)을 노출하는 제2오프닝(472)의 제2측벽(471) 보다 큰 경사를 가지게 패터닝될 수 있다. 즉, 제1 및 제2오프닝들(432, 473)들의 측벽들(431, 471)의 경사각들(434, 474)이 상이하도록 단차 유도층들(430, 470)을 패터닝한다.
이를 위해서 폴리이미드층을 노광 현상한 후, 제1 및 제2오프닝(432, 472)의 측벽들(431, 371)들을 리플로우(reflow)시켜 완만한 경사를 가지게 하는 리플로우 과정을 도입할 수 있다. 또한, 제1 및 제2단차 유도층들(430, 470)들의 두께(T2, T3)를 달리하여 리플로우되는 정도를 달리하여 제1 및 제2오프닝(432, 472)의 측벽들(431, 371)들의 경사 정도를 달리 유도할 수 있다. 또는, 제1 및 제2단차 유도층들(430, 470)들을 형성한 후, 제1 및 제2오프닝(432, 472)이 패터닝되게 선택적 식각으로 제1 및 제2단차 유도층들(430, 470)의 일부를 식각할 때, 경사 식각(taper etch)을 도입하고, 경사 정도를 달리하게 식각 과정의 레시피(recipe)를 조절함으로써, 제1 및 제2오프닝(432, 472)의 측벽들(431, 371)들의 경사 정도를 달리 유도할 수 있다.
도 7을 참조하면, 제1단차 유도층(430)의 제1오프닝(432)의 마주보는 두 측벽(431) 부분들 중 측벽 제1부분(437)을 덮고, 측벽 제1부분(437)에 대향되는 측벽 제2부분(438)을 노출하는 제3오프닝(611)을 가지는 제1마스크(mask: 610)을 형성한다. 또한, 제2단차 유도층(470)의 제2오프닝(472)의 마주보는 두 측벽(471) 부분들 중 측벽 제3부분(477)을 덮고 측벽 제3부분(477)에 대향되는 측벽 제4부분(478)을 노출하는 제4오프닝(631)을 가지는 제2마스크(mask: 630))를 형성한다. 이러한 마스크들(610, 630)은 연결 범프들(440, 480)들에 형상을 제공하는 형틀로 제공되며, 도금으로 연결 범프(440, 480)들을 형성할 경우, 도금 레지스트(resist) 패턴으로 형성될 수 있다.
마스크들(610, 730)의 제3 및 제4오프닝들(611, 631) 내에 구리 도금 과정과 같은 도전층 성장 또는 형성 과정을 수행하여, 제1연결 범프(440) 및 제2연결 범프(480)을 각각 형성한다. 이때, 제3 및 제4오프닝들(611, 631) 바닥에서 단차를 제공하는 제1단차 유도층(430)의 측벽 제2부분(438) 및 제2단차 유도층(470)의 측벽 제4부분(478)에 의해서, 성장되는 도전층의 상측 표면에 경사면들(441, 481)들이 유도될 수 있다. 이에 따라, 제1 및 제2연결 범프들(440, 480)은 경사면들(441, 481)을 상측 표면에 각각 구비할 수 있고, 단차의 차이에 의해 이들 경사면들(441, 481)들의 경사 정도, 즉, 경사각은 달라질 수 있다. 즉, 제1단차 유도층(430)의 두께 T2와 제1측벽(431)의 경사각(434)이, 제2단차 유도층(470)의 두께 T3와 제2측벽(471)의 경사각(474)와 상이하므로, 이들에 의해 유도되는 단차 및 단차의 경사 정도가 서로 상이하게 되고, 제1 및 제2연결 범프들(440, 480)은 경사면들(441, 481)의 경사 정도가 상이하게 된다. 제1연결 범프(440)의 제1경사면(441) 상에 솔더 접착층을 도포하여 도전 접착층(450)을 형성할 수 있다.
도 6 및 도 7에 제시된 바와 같이 단차 유도층들(430, 470)의 두께 및 측벽 경사 정도를 달리함으로써, 연결 범프들(440, 480)의 상측 표면에 경사면들(441, 481)을 형성할 수 있지만, 도 8에 제시된 바와 같이 단차 유도층들(439, 479)이 수직한 측벽들(438, 478)을 가지게 패터닝된 경우에도, 제3 및 제4오프닝들(611, 631)의 바닥에 단차를 제공하는 단차 유도 구조에 의해서, 연결 범프들(449, 489)들의 상측면에 경사면들이 유도될 수 있다. 이러한 경우, 단차 유도층들(439, 479)의 두께의 차이에 의해 제공되는 단차들이 차이가 나게 되고, 이러한 단차의 차이에 의해서 연결 범프들(449, 489)들의 상측면에 유도된 경사면들의 경사 정도는 상이해질 수 있다.
도 9 및 도 10은 본 발명의 실시예에 따른 전자 소자 패키지를 제조하는 방법의 일례를 보여준다. 도 9 및 도 10은 본 발명의 실시예에 전자 소자 패키지를 제조 열적 압착 과정을, 도 4에 제시된 스택 패키지(500) 구조를 예시하여 설명하지만, 이러한 과정은 도 1에 제시된 바와 같은 전자 소자의 패키지(300) 형태에도 적용될 수 있으며, 또한, 반도체 칩과 칩 간의 스택 구조를 형성하는 과정에도 적용될 수 있다.
도 9를 참조하면, 도 6 내지 도 8을 참조하여 설명한 연결 범프 구조를 형성하는 과정을 적용하여 도 2에 제시된 바와 같은 패키지 기판(100)을 마련하고, 패키지 기판(100)의 제1연결 범프(140)을 덮는 비전도 접착층(311)을 NCP를 도포하거나 NCF를 부착하여 형성한다. 비전도 접착층(311) 상에 도 6 내지 도 8을 참조하여 설명한 연결 범프 구조를 형성하는 과정을 적용하여 마련된 반도체 칩(400)을 도입한다.
반도체 칩(400)의 제2연결 범프(440)가 제1연결 범프(140)에 정렬되게 반도체 칩(400)을 도입한 후, 도 10에 제시된 바와 같이 반도체 칩(400)을 패키지 기판(100)에 대해 열적 압착(thermal compression)시켜, 제2연결 범프(440)가 비전도 접착층(311)을 침투하여 제1연결 범프(140)의 일단부, 예컨대, 제1연결 범프(140)의 제2모서리부(145)에 제2연결 범프(440)의 제2모서리부(445)에 위치하는 도전 접착층(450)이 우선적으로 먼저 접촉하게 한다. 이를 위해서, 제1연결 범프(140)의 경사면(141)에 비해 제2연결 범프(440)의 경사면(441)은 더 큰 경사각을 가지게 형성될 수 있다. 또는, 제1연결 범프(140)의 상측 측면은 경사면(141)이 아닌 평탄한 표면을 가지게 도입될 수도 있다.
제1 및 제2연결 범프들(140, 440)의 경사면들(141, 441)들이 서로 상이한 경사각을 가지게 구비되면, 도 10에 제시된 바와 같이 제2연결 범프(440) 상의 도전 접착층(450)의 일단부가 다른 부분에 우선하여 먼저 제1연결 범프(140)의 한쪽 단부에 접촉하게 된다. 이후에 계속하여 열적 압착을 진행하면, 도전 접착층(450)이 제1연결 범프(140)의 경사면(141)을 따라 계속 접촉되는 면적을 넓혀가게 되고, 이에 따라, 제1 및 제2연결 범프들(140, 440)들 사이에 존재하던 비전도 접착층(311) 부분들(319)은 바깥쪽으로 밀려나게 유동된다. 비전도 접착층 부분(319)들이 경사면들(141, 441)의 경사를 따라 밀려나 범프들(140, 440) 외측으로 흘러나가게 되므로, 도전 접착층(450)과 제1연결 범프(140) 사이에 비전도 접착층 부분(319)들이 포획되거나 잔류할 확률은 유효하게 감소된다. 이에 따라, 열적 압착 과정이 완결되어 도전 접착층(450)이 도 4에 제시된 바와 같이 제1연결 범프(140) 및 제2연결 범프(440)에 모두 접촉하여 이들을 본딩 결속할 때, 계면에 비전도 접착층 부분(319)이 잔류되지 않게 된다. 결과적인 도전 접착층(450)은 제1 및 제2연결 범프들(140, 440)들의 경사면들(141, 441)의 경사 정도가 상이함에 기인하여, 일방향으로 두께가 증가되거나 감소되는 층으로 나타나게 된다.
이와 같이 본 발명의 연결 범프 구조를 적용한 전자 소자의 패키지는, 비전도 접착층 부분(319)의 잔류를 유효하게 억제할 수 있어, 범프 연결 구조의 전기적 안정성 및 기계적 안정성을 개선할 수 있고, 전자 소자 패키지의 신뢰성을 유효하게 확보할 수 있다.
도 11은 본 발명의 실시예에 따른 전자 소자 패키지를 포함하는 전자 시스템의 일례를 보여준다. 본 발명의 실시예들에 따른 전자 소자 및 패키지들은, 컴퓨터 연산 기기(computer architecture)와 같은 전자 시스템(700)을 구성하는 데 적용될 수 있다. 전자 시스템(700)은 인쇄회로기판으로 구성되는 주기판(main board: 701) 상에 다양한 전자 소자 및 패키지들이 실장되어 구성될 수 있다. 이러한 전자 소자 및 패키지들은 도 1 내지 도 9를 참조하여 설명한 바와 같은 본 발명의 실시예에 따른 경사면을 가지는 연결 범프들을 이용한 전기적 연결 구조를 포함하여 구성될 수 있다.
전자 시스템(700)은 주기판(701) 상에 실장될 수 있는 마이크로프로세서(microprocessor)와 같은 연산 프로세서 소자(processor: 703), 디램 소자와 같은 휘발성 메모리 소자와 같은 메모리 소자(705), 비휘발성 메모리 소자 또는 하드 디스크(hard disk)를 포함하는 스토리지(storage) 소자(707), 영상을 제공하는 비디오 컨트롤러(video controller)와 같은 컨트롤러 소자(709), 네트워크(network) 통신을 위한 네트워크 어댑터(adapter) 소자(717)을 포함하여 구성될 수 있다. 스토리지 소자(707)에 저장된 프로그램 데이터(program data)는 메모리 소자(705)에 로딩(loading)되고, 프로세서(703)에 의해 실행된다. 이러한 스토리지 소자(707)는 플래시(FLASH) 메모리 소자들을 포함하는 솔리드스테이트드라이브(SSD) 소자로 구성될 수 있다. 또한, 전자 시스템(700)에는 데이터(data)의 입력을 위한 입력부(input device: 713), 예컨대, 키보드(keyboard) 또는 터치 스크린(touch sensitive display screen)가 연결될 수 있고, 또한 데이터 출력을 위한 출력부(output device: 715), 예컨대, 디스플레이 모니터(display monitor) 또는 프린터(printer), 디스플레이 스크린 등이 연결될 수 있다. 전자 시스템(700)은 이러한 전자 소자들이 주기판(701)에 실장되어 구성되는 퍼스널 컴퓨터(PC)나 서버(server), 랩톱(laptop), 휴대용 컴퓨터(handheld computer), 또는 스마트폰(smart phoned)과 같은 휴대 기기(mobile system)일 수 있다.
도 11은 본 발명의 실시예에 따른 전자 소자 패키지를 포함하는 전자 시스템의 일례를 보여준다. 본 발명의 실시예들에 따른 전자 소자 및 패키지들은, 컴퓨터 연산 기기(computer architecture)와 같은 전자 시스템(700)을 구성하는 데 적용될 수 있다. 전자 시스템(700)은 인쇄회로기판으로 구성되는 주기판(main board: 701) 상에 다양한 전자 소자 및 패키지들이 실장되어 구성될 수 있다. 이러한 전자 소자 및 패키지들은 도 1 내지 도 10을 참조하여 설명한 바와 같은 본 발명의 실시예에 따른 경사면을 가지는 연결 범프들을 이용한 전기적 연결 구조를 포함하여 구성될 수 있다.
한편, 본 발명의 실시예들에 따른 경사면을 가지는 연결 범프 구조는 인쇄회로 기판의 절연층 내에 반도체 칩이 함침된 임베디드 소자(embedded device) 형태의 전자 소자 패키지에도 적용될 수 있다.
도 12는 본 발명의 실시예에 따른 전자 소자 패키지의 다른 변형예를 보여준다. 전자 소자 패키지(800)는 반도체 칩(200)과 같은 전자 소자가, 제1패키지 기판(100)과 제2패키지 기판(801) 사이의 비전도 접착층(315)에 함침되어 매몰된 임베디드 기판 구조로 구성될 수 있다. 이하 기재에서 "제1" 및 "제2" 등의 표기는 순서나 다른 부재를 의미하기 보다는 부재들을 설명의 편의 상 구분하기 위해서 사용된 것으로 이해될 수 있다. 도 2를 참조하여 설명한 바와 같이 제1패키지 기판(100)이 마련된다. 제2패키지 기판(801)은 절연 기판으로, 인쇄회로 기판을 이루는 절연 물질의 층, 예컨대, 에폭시(epoxy)층이나 글래스 파이버(glass fiber)가 함침된 코어(core) 기판으로 도입될 수 있다.
도 9를 참조하여 설명한 바와 마찬가지로 제1패키지 기판(100) 상에 비전도 접착층(315)를 NCP를 도포하거나 NCF를 부착하여 형성한다. 제1연결 범프(140)이 마련된 제1패키지 기판(100) 상에 실장될 반도체 칩(200)을 도 3을 참조하여 설명한 바와 마찬가지로 마련하고, 반도체 칩(200)의 제2연결 범프(240)가 돌출된 표면과 반대되는 반대면에 제2패키지 기판(801)을 부착한다. 이때, 제2패키지 기판(801)에 반도체 칩(200)이 접착층(도시되지 않음)을 이용하여 부착된 후, 도 10을 참조하여 설명한 바와 마찬가지로, 반도체 칩(200)의 제2연결 범프(240)가 비전도 접착층(315)을 침투하여 제1연결 범프(140)에 도전 접착층(250)으로 본딩 결속되게 열적 압착한다. 이때, 열적 압착 과정에서 인가된 열에 의해 유동성이 부여된 비전도 접착층(315)는 반도체 칩(200)의 측면을 덮게 유동되고 반도체 칩(200)이 부착된 제2패키지 기판(801)과 접촉하여 접착된다. 이에 따라, 반도체 칩(200)은 비전도 접착층(315) 내에 함침된 상태가 되며, 비전도 접착층(315)에 의해 반도체 칩(200) 뿐만 아니라 제2패키지 기판(801)이 제1패키지 기판(100)과 접착되어, 전체적으로 임베디드 기판 구조와 같은 형태의 전자 소자의 패키지(800)가 구성된다.
이와 같은 임베디드 기판 구조 형태의 전자 소자의 패키지에 본 발명의 실시예에 따른 경사면을 가지는 연결 범프 구조가 적용될 경우, 연결 범프의 경사면 구조에 의해 비전도 접착층(315) 내로의 제2연결 범프(240)의 침투가 보다 용이해질 수 있으며, 또한, 제1 및 제2연결 범프(140, 240)의 계면, 특히, 도전 접착층(250)과 제1연결 범프(140)의 계면에서 비전도 접착층(315)가 잔류 포획되는 것을 유효하게 억제할 수 있다. 따라서, 임베디드 기판 구조 형태의 전자 소자 패키지(800)의 신뢰성을 개선할 수 있다.
본 발명의 다양한 실시 형태들을 도면을 예시하며 설명하였지만, 이는 본 발명을 설명하기 위해 제시된 것이며, 세밀하게 제시된 형상으로 본 발명을 한정하고자 한 것은 아니다. 본 발명의 연결 범프 구조가 적용되는 한 본 발명의 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판, 120: 연결 콘택부,
140: 연결 범프, 141: 경사면,
130: 단차 유도층, 200: 반도체 칩,
310: 비전도 접착층.

Claims (46)

  1. 연결 콘택(contact)부가 표면에 노출된 기판;
    상기 연결 콘택부를 노출하게 상기 기판을 덮는 단차 유도층; 및
    상기 단차 유도층 상으로 일단부가 연장되게 상기 연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 연결 범프를 포함하고,
    상기 단차 유도층은
    상기 연결 콘택부를 노출하는 오프닝(opening)을 가지는 절연층을 포함하고,
    상기 연결 범프는
    상기 절연층의 오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분를 덮게 일단부가 연장되고, 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하게 형성된 전자 소자의 패키지.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 기판은
    집적 회로(integrated circuit)가 집적된 반도체 칩(semiconductor chip)의 반도체 기판이거나 또는 상기 반도체 칩이 실장될 인쇄회로 기판(PCB) 또는 인터포저(interposer) 기판을 포함하는 패키지(package) 기판인 전자 소자의 패키지.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 반도체 기판은 상기 연결 콘택부를 노출 표면으로 제공하는 관통 전극을 포함하는 전자 소자의 패키지.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제3항에 있어서,
    상기 기판 상에 상기 관통 전극의 노출 표면에 연결되어 콘택 패드(contact pad) 또는 재배선층(RDL)으로 사용되는 도전층을 더 포함하는 전자 소자의 패키지.
  5. 삭제
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 절연층은 상기 오프닝의 측벽을 이루는 부분이 수직하거나 경사를 가지는 전자 소자의 패키지.
  7. 삭제
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 연결 범프는
    상기 경사면의 가장자리의 제1모서리부와 상기 제1모서리부에 반대되는 제2모서리부를 포함하고, 상기 제1 및 제2모서리부는 상기 단차에 의해 서로 다른 높이를 가지는 전자 소자의 패키지.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 연결 범프는
    금속 필라(pillar) 및 상기 금속 필라의 상측 표면에 형성된 솔더(solder) 접착층을 더 포함하는 전자 소자의 패키지.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 기판을 접착시키는 비전도 접착층을 더 포함하고,
    상기 연결 범프는 상기 경사면의 경사를 이용하여 상기 비전도 접착층을 관통한 전자 소자의 패키지.
  11. 삭제
  12. 상하 표면들에 각각 제1 및 제2연결 콘택(contact)부들이 노출된 기판;
    상기 제1 및 제2연결 콘택부들을 각각 노출하게 상기 기판의 상하 표면들을 각각 덮는 제1 및 제2단차 유도층들; 및
    상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 상호 다르게 경사진 제1 및 제2경사면들을 상측 표면으로 각각 가지는 제1 및 제2연결 범프들을 포함하는 전자 소자의 패키지.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 제1 및 제2단차 유도층들은
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들의 다른 경사를 유도하게 상호 다른 두께를 가지는 전자 소자의 패키지.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 제1 및 제2단차 유도층들은
    상기 제1 및 제2연결 콘택부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지고,
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들의 다른 경사를 유도하게 상기 제1 및 제2오프닝(opening)들의 측벽들이 서로 다른 경사를 가지는 전자 소자의 패키지.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 기판을 관통하여 상기 제1 및 제2연결 콘택부들을 각각 노출 표면들로 가지는 관통 전극을 더 포함하는 전자 소자의 패키지.
  16. 제1연결 콘택(contact)부가 표면에 노출된 제1기판;
    상기 제1연결 콘택부를 노출하게 상기 제1기판을 덮는 제1단차 유도층;
    상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프;
    상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판;
    상기 제2연결 콘택부를 노출하게 상기 제2기판을 덮는 제2단차 유도층;
    상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프;
    상기 제1 및 제2경사면들에 접촉하여 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층; 및
    상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 제1 및 제2단차 유도층들을 접착시키는 비전도(non-conductive) 접착층을 포함하는 전자 소자의 패키지.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1 및 제2기판은 집적 회로(integrated circuit)가 집적된 반도체 칩(semiconductor chip)의 반도체 기판이거나,
    또는
    상기 제1기판은 인쇄회로 기판(PCB) 또는 인터포저(interposer)를 포함하는 패키지(package) 기판이고 상기 제2기판은 상기 패키지 기판 상에 실장되고 집적 회로(integrated circuit)가 집적된 반도체 칩(semiconductor chip)의 반도체 기판인 전자 소자의 패키지.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1 및 제2단차 유도층들은
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들에 상호 다른 경사를 유도하도록 상호 다른 두께를 가지는 전자 소자의 패키지.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1 및 제2단차 유도층들은
    상기 제1 및 제2연결 콘택부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지고,
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들에 상호 다른 경사를 유도하게 상기 제1 및 제2오프닝(opening)들의 측벽들이 서로 다른 경사를 가지는 전자 소자의 패키지.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들은 상호 대면되게 경사져
    상기 도전 접착층은 상기 제1 및 제2기판들에 대해 비스듬히 경사지게 연장된 층인 전자 소자의 패키지.
  21. [청구항 21은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들은 상호 대면되고 상호 다른 경사를 가지며 경사져
    상기 도전 접착층은 상기 제1 및 제2기판들에 대해 비스듬히 경사지며 두께가 상기 제1 및 제2경사면을 따라 증가되게 연장된 층인 전자 소자의 패키지.
  22. [청구항 22은(는) 설정등록료 납부시 포기되었습니다.]
    제16항에 있어서,
    상기 비전도 접착층은
    비전도 페이스트(NCP)의 층 또는 비전도 필름(NCF)의 층인 전자 소자의 패키지.
  23. 제1연결 콘택(contact)부가 표면에 노출된 제1기판;
    상기 제1연결 콘택부에 연결된 제1연결 범프;
    상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판;
    상기 제2연결 콘택부를 노출하게 상기 제2기판을 덮는 단차 유도층;
    상기 단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 제2연결 범프;
    상기 제1연결 범프의 상측 표면과 상기 제2연결 범프의 경사면에 접촉하여 접착시키는 도전 접착층; 및
    상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 제1 및 제2기판을 접착시키는 비전도 접착층을 포함하는 전자 소자의 패키지.
  24. [청구항 24은(는) 설정등록료 납부시 포기되었습니다.]
    제23항에 있어서,
    상기 제1연결 범프는
    평탄한 상측 표면으로 가지거나 또는 상기 제2연결 범프의 경사면과 다른 경사를 가지는 경사진 상측 표면을 가지는 전자 소자의 패키지.
  25. 상하 표면들에 각각 제1 및 제2연결 콘택(contact)부들이 노출된 반도체 제1기판;
    상기 제1 및 제2연결 콘택부들을 각각 노출하게 상기 반도체 제1기판의 상하 표면들을 각각 덮는 제1 및 제2단차 유도층들;
    상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 상호 다르게 경사진 제1 및 제2경사면들을 상측 표면들 각각 가지는 제1 및 제2연결 범프들;
    상기 제1연결 콘택부에 대향되게 제3연결 콘택부가 표면에 노출된 반도체 제2기판;
    상기 제3연결 콘택부를 노출하게 상기 제2기판을 덮는 제3단차 유도층;
    상기 제3단차 유도층 상으로 일단부가 연장되게 상기 제3연결 콘택부에 연결되고 상기 제3단차 유도층에 의해 유도된 단차에 의해 제3경사면을 상측 표면에 가지는 제3연결 범프;
    상기 제1 및 제3경사면들에 접촉하여 상기 제1 및 제3연결 범프들을 접착시키는 제1도전 접착층;
    상기 제1 및 제3연결 범프들, 상기 제1도전 접착층을 에워싸고 상기 제1 및 제3단차 유도층들을 접착시키는 제1비전도 접착층;
    상기 제2연결 콘택부에 대향되게 제4연결 콘택부가 표면에 노출된 패키지 기판;
    상기 제4연결 콘택부와 상기 제2경사면에 접촉하여 상기 제2연결 범프와 상기 제4연결 콘택부를 접착시키는 제2도전 접착층; 및
    상기 제2연결 범프, 상기 제4연결 콘택부 및 상기 제2도전 접착층을 에워싸고 상기 패키지 기판 및 상기 제2단차 유도층을 접착시키는 제2비전도 접착층을 포함하는 전자 소자의 패키지.
  26. [청구항 26은(는) 설정등록료 납부시 포기되었습니다.]
    제25항에 있어서,
    상기 제4연결 콘택부를 노출하게 상기 패키지 기판 표면을 덮는 제4단차 유도층; 및
    상기 제4단차 유도층 상으로 일단부가 연장되게 상기 제4연결 콘택부에 연결되고 상기 제4단차 유도층에 의해 유도된 단차에 의해 경사진 제4경사면을 상측 표면으로 가지는 제4연결 범프를 더 포함하는 전자 소자의 패키지.
  27. 삭제
  28. 제1 및 제2경사면들을 상측 표면으로 각각 가지는 제1 및 제2연결 범프들을 상하 표면들에 가지고, 다수 개가 상기 제1연결 범프의 제1경사면이 상기 제2연결 범프의 제2경사면에 대향되게 정렬되어 적층된 반도체 기판들;
    상기 제1 및 제2경사면과 접촉하여 적층된 두 개의 상기 반도체 기판들의 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층들;
    상기 제1 및 제2연결 범프, 상기 도전 접착층들의 연결 부분을 에워싸 절연시키고 상기 반도체 기판들을 접착시키는 비전도 접착층들;
    상기 반도체 기판의 표면과 상기 제1 및 제2연결 범프들 각각의 계면으로 일단부가 연장되어 상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면을 유도하는 단차를 상기 제1 및 제2연결 범프들 각각에 제공하는 단차 유도층들; 및
    상기 적층된 반도체 기판들이 실장된 패키지 기판을 포함하는 전자 소자의 패키지.
  29. 삭제
  30. 기판 표면의 연결 콘택(contact)부를 노출하는 단차 유도층을 형성하는 단계; 및
    상기 단차 유도층 상으로 일단부가 연장되게 상기 연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 연결 범프를 형성하는 단계를 포함하고,
    상기 단차 유도층을 형성하는 단계는
    상기 연결 콘택부를 덮는 절연층을 상기 기판 상에 형성하는 단계; 및
    상기 절연층에 상기 연결 콘택부 표면을 노출하는 제1오프닝(opening)을 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  31. [청구항 31은(는) 설정등록료 납부시 포기되었습니다.]
    제30항에 있어서,
    상기 제1오프닝을 형성하는 단계는
    상기 제1오프닝을 이루는 상기 절연층의 측벽이 수직하거나 또는 경사를 가지게 상기 절연층 부분을 선택적으로 제거하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  32. [청구항 32은(는) 설정등록료 납부시 포기되었습니다.]
    제30항에 있어서,
    상기 제1오프닝을 형성한 후
    상기 제1오프닝을 이루는 상기 절연층의 측벽이 경사를 더 완만하게 유도하기 위해서 상기 절연층의 측벽 부분을 리플로우(reflow)하는 단계를 더 포함하는 전자 소자의 패키지 제조 방법.
  33. [청구항 33은(는) 설정등록료 납부시 포기되었습니다.]
    제30항에 있어서,
    상기 연결 범프는
    상기 절연층의 제1오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분을 덮게 일단부가 연장되고 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하게 형성되는 전자 소자의 패키지 제조 방법.
  34. [청구항 34은(는) 설정등록료 납부시 포기되었습니다.]
    제30항에 있어서,
    상기 연결 범프를 형성하는 단계는
    상기 절연층의 제1오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분을 덮고 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하는 제2오프닝을 가지는 마스크(mask)를 형성하는 단계; 및
    상기 제2오프닝 내를 채우는 상기 연결 범프를 성장시키는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  35. [청구항 35은(는) 설정등록료 납부시 포기되었습니다.]
    제34항에 있어서,
    상기 연결 범프를 성장시키는 단계는
    상기 제2오프닝 내에 금속 도금층을 성장시키는 단계; 및
    상기 금속 도금층 상에 솔더 접착층을 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  36. 기판의 상하 표면들에 각각 위치하는 제1 및 제2연결 콘택(contact)부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지는 제1 및 제2단차 유도층들을 형성하는 단계; 및
    상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 제1 및 제2경사면들을 상측 표면에 각각 가지는 제1 및 제2연결 범프들을 형성하는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  37. [청구항 37은(는) 설정등록료 납부시 포기되었습니다.]
    제36항에 있어서,
    상기 제1 및 제2단차 유도층들은
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들이 다른 경사를 가지게 유도하기 위해서 상호 다른 두께를 가지게 형성되는 전자 소자의 패키지 제조 방법.
  38. [청구항 38은(는) 설정등록료 납부시 포기되었습니다.]
    제36항에 있어서,
    상기 제1 및 제2단차 유도층들은
    상기 제1 및 제2연결 범프들의 상기 제1 및 제2경사면들이 다른 경사를 가지게 유도하기 위해서 상기 제1 및 제2오프닝(opening)들의 측벽들이 서로 다른 경사를 가지게 형성되는 전자 소자의 패키지 제조 방법.
  39. [청구항 39은(는) 설정등록료 납부시 포기되었습니다.]
    제36항에 있어서,
    상기 제1 및 제2연결 범프들을 형성하는 단계는
    상기 제1단차 유도층의 제1오프닝의 마주보는 두 측벽 부분들 중 측벽 제1부분을 덮고 상기 측벽 제1부분에 대향되는 측벽 제2부분을 노출하는 제3오프닝을 가지는 제1마스크(mask) 및 상기 제2단차 유도층의 제2오프닝의 마주보는 두 측벽 부분들 중 측벽 제3부분을 덮고 상기 측벽 제3부분에 대향되는 측벽 제4부분을 노출하는 제4오프닝을 가지는 제2마스크(mask)를 형성하는 단계; 및
    상기 제3 및 제4오프닝들 내를 각각 채우는 상기 제1 및 제2연결 범프들을 성장시키는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  40. [청구항 40은(는) 설정등록료 납부시 포기되었습니다.]
    제39항에 있어서,
    상기 제1오프닝의 측벽 제1부분은 상기 제2오프닝의 측벽 제4부분에 정렬되게 상기 제1 및 제2단차 유도층들을 형성하는 전자 소자의 패키지 제조 방법.
  41. 제1기판 표면의 제1연결 콘택(contact)부를 노출하는 제1단차 유도층을 형성하는 단계;
    상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프를 형성하는 단계;
    상기 제1연결 범프를 덮는 비전도 접착층을 상기 제1단차 유도층 상에 형성하는 단계;
    상기 제1연결 콘택부에 대응되는 제2기판 표면의 제2연결 콘택부를 노출하는 제2단차 유도층을 형성하는 단계;
    상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프를 형성하는 단계;
    상기 제2연결 범프 표면에 도전 접착층을 형성하는 단계; 및
    상기 제2기판을 상기 제1기판에 대해 압착하여 상기 제2연결 범프가 상기 비전도 접착층을 침투하여 상기 제1경사면을 따라 상기 비전도 접착층 부분이 상기 제1연결 범프 표면 바깥으로 밀려나게 하며 상기 도전 접착층이 상기 제2 및 제1연결 범프들을 결속시키는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  42. [청구항 42은(는) 설정등록료 납부시 포기되었습니다.]
    제41항에 있어서,
    상기 제2 및 제1연결 범프들을 결속시키는 단계는
    열적 압착(thermal compression)으로 상기 제1기판에 대해 상기 제2기판을 압착시키는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  43. 제1기판 표면의 제1연결 콘택(contact)부에 연결되는 제1연결 범프를 형성하는 단계;
    상기 제1연결 범프를 덮는 비전도 접착층을 상기 제1기판 상에 형성하는 단계;
    상기 제1연결 콘택부에 대응되는 제2기판 표면의 제2연결 콘택부를 노출하는 단차 유도층을 형성하는 단계;
    상기 단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 단차 유도층에 의해 유도된 단차에 의해 경사면을 상측 표면에 가지는 제2연결 범프를 형성하는 단계;
    상기 제2연결 범프 표면에 도전 접착층을 형성하는 단계; 및
    상기 제2기판을 상기 제1기판에 대해 압착하여 상기 제2연결 범프가 상기 비전도 접착층을 침투하여 상기 경사면에 의해 상기 비전도 접착층 부분이 상기 제1연결 범프 표면 바깥으로 밀려나게 하며 상기 도전 접착층이 상기 제2 및 제1연결 범프들을 결속시키는 단계를 포함하는 전자 소자의 패키지 제조 방법.
  44. 반도체 제1기판의 상하 표면들에 각각 위치하는 제1 및 제2연결 콘택(contact)부들을 각각 노출하는 제1 및 제2오프닝(opening)들을 각각 가지는 제1 및 제2단차 유도층들을 형성하는 단계;
    상기 제1 및 제2단차 유도층들 각각 상으로 일단부가 연장되게 상기 제1 및 제2연결 콘택부들에 각각 연결되고 상기 제1 및 제2단차 유도층들 각각에 의해 유도된 단차들에 의해 제1 및 제2경사면들을 상측 표면에 각각 가지는 제1 및 제2연결 범프들을 형성하는 단계;
    상기 제1연결 범프를 덮는 제1비전도 접착층을 상기 제1단차 유도층 상에 형성하는 단계;
    상기 제1연결 콘택부에 대응되는 반도체 제2기판 표면의 제3연결 콘택부를 노출하는 제3단차 유도층을 형성하는 단계;
    상기 제3단차 유도층 상으로 일단부가 연장되게 상기 제3연결 콘택부에 연결되고 상기 제3단차 유도층에 의해 유도된 단차에 의해 제3경사면을 상측 표면에 가지는 제3연결 범프를 형성하는 단계;
    상기 제3연결 범프 표면에 제1도전 접착층을 형성하는 단계;
    상기 반도체 제2기판을 상기 반도체 제1기판에 대해 압착하여 상기 제3연결 범프가 상기 제1비전도 접착층을 침투하여 상기 제1경사면을 따라 상기 제1비전도 접착층 부분이 상기 제1연결 범프 표면 바깥으로 밀려나게 하며 상기 제1도전 접착층이 상기 제3 및 제1연결 범프들을 결속시키는 단계;
    상기 제2연결 범프 표면에 제2도전 접착층을 형성하는 단계;
    패키지 기판의 표면에 상기 제2연결 콘택부에 대향되게 노출된 제4연결 콘택부를 덮는 제2비전도 접착층을 형성하는 단계; 및
    상기 반도체 제1기판을 상기 패키지 기판에 대해 압착하여 상기 제2연결 범프가 상기 제2비전도 접착층을 침투하여 상기 제2경사면을 따라 상기 제2비전도 접착층 부분이 상기 제4연결 콘택부 바깥으로 밀려나게 하며 상기 제2도전 접착층이 상기 제2연결 범프 및 제4연결 콘택부를 결속시키는 단계;를 포함하는 전자 소자의 패키지 제조 방법.
  45. 주기판(main board); 및
    상기 주기판 상에 실장될 전자 소자의 패키지을 포함하고,
    상기 전자 소자의 패키지는
    제1연결 콘택(contact)부가 표면에 노출된 제1기판;
    상기 제1연결 콘택부를 노출하게 상기 제1기판을 덮는 제1단차 유도층;
    상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프;
    상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 표면에 노출된 제2기판;
    상기 제2연결 콘택부를 노출하게 상기 제2기판을 덮는 제2단차 유도층;
    상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프;
    상기 제1 및 제2경사면들에 접촉하여 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층; 및
    상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 제1 및 제2단차 유도층들을 접착시키는 비전도(non-conductive) 접착층을 포함하는 전자 시스템(system).
  46. 제1연결 콘택(contact)부가 표면에 노출된 제1패키지 기판;
    상기 제1연결 콘택부를 노출하게 상기 제1패키지 기판을 덮는 제1단차 유도층;
    상기 제1단차 유도층 상으로 일단부가 연장되게 상기 제1연결 콘택부에 연결되고 상기 제1단차 유도층에 의해 유도된 단차에 의해 제1경사면을 상측 표면에 가지는 제1연결 범프;
    상기 제1연결 콘택부에 대향되게 제2연결 콘택부가 일 표면에 노출되고 반대 표면에 제2패키지 기판이 부착된 반도체 칩;
    상기 제2연결 콘택부를 노출하게 상기 반도체 칩을 덮는 제2단차 유도층;
    상기 제2단차 유도층 상으로 일단부가 연장되게 상기 제2연결 콘택부에 연결되고 상기 제2단차 유도층에 의해 유도된 단차에 의해 제2경사면을 상측 표면에 가지는 제2연결 범프;
    상기 제1 및 제2경사면들에 접촉하여 상기 제1 및 제2연결 범프들을 접착시키는 도전 접착층; 및
    상기 제1 및 제2연결 범프들, 상기 도전 접착층들을 에워싸고 상기 반도체 칩의 측면 및 상기 제2패키지 기판 상을 덮게 연장되어 상기 제1 및 제2패키지 사이에 상기 반도체 칩이 함침되게 하는 비전도(non-conductive) 접착층을 포함하는 전자 소자의 패키지.
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