JP2009016522A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009016522A
JP2009016522A JP2007176037A JP2007176037A JP2009016522A JP 2009016522 A JP2009016522 A JP 2009016522A JP 2007176037 A JP2007176037 A JP 2007176037A JP 2007176037 A JP2007176037 A JP 2007176037A JP 2009016522 A JP2009016522 A JP 2009016522A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor
electrode
pressure contact
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007176037A
Other languages
English (en)
Other versions
JP4943959B2 (ja
JP2009016522A5 (ja
Inventor
Kentaro Kumazawa
謙太郎 熊澤
Yoshihiro Tomura
善広 戸村
Yuichiro Yamada
雄一郎 山田
Kazuhiro Nobori
一博 登
Teppei Iwase
鉄平 岩瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007176037A priority Critical patent/JP4943959B2/ja
Publication of JP2009016522A publication Critical patent/JP2009016522A/ja
Publication of JP2009016522A5 publication Critical patent/JP2009016522A5/ja
Application granted granted Critical
Publication of JP4943959B2 publication Critical patent/JP4943959B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】十分な接合の基に実装した半導体に所定の電気特性が得られる信頼性の高い半導体装置とする。
【解決手段】基板２に半導体１を基板電極２Ａ、半導体電極３を介し圧接してそれらを電気的に接合した状態で、基板２、半導体１間を接着・封止材４により接着・封止した半導体装置において、基板電極２Ａと半導体電極３との少なくとも１つの組は、それら基板電極２Ａおよび半導体電極３の一方または双方が前記圧接の方向に直角な向きに対して傾斜した圧接面２Ａ−１などを有して接合されていることを特徴として、上記の目的を達成する。
【選択図】 図４

Description

本発明は、電子回路用プリント基板（特許請求の範囲および本明細書において、代表例として「基板」と称しているが、この「基板」にはインタポーザや電子部品が装着される他の部品などの被装着体を意味する。）に電子部品例えばＩＣチップで代表される半導体や表面弾性波（ＳＡＷ）デバイスなどを単体（ＩＣの場合にはベアＩＣ）状態で基板に実装した半導体装置に関するものである。
今日、電子回路基板は、多様な製品に使用されるようになり、日増しにその性能が向上し、回路基板上で用いられる周波数も高くなっている。これに対応してＩＣをパッケージのない裸のままのフリップチップとして実装することによりインピーダンスが低くなるフリップチップ実装は、高周波を使用する近時の電子機器に適した実装方式となっている。また、このフリップチップ実装は携帯機器が増加するのに併せ日進月歩する薄型化、小型化からも強く求められている。しかし、このような裸での実装方式により、回路基板に搭載したＩＣや、電子機器、フラットパネルディスプレイへ実装したＩＣはダメージを受けやすく、実装後のＩＣには不良品が混在している。
このため、薄型化、小型化して提供されるようになったＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）や薄型化、小型化、高密度集積化されるようになったＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）がフリップチップに代わって用いられるようにもなっている。
図１７は従来例１を示し、それらの半導体８６を基板としての液晶ディスプレイ８４に接合するのに異方性導電接着剤層８１を用いる方法（例えば、特許文献１参照。）を採用している。異方性導電接着剤層８１は、絶縁性樹脂８３の中に導電性微片８２を加え厚さ方向にだけ導電性を持たせたものである。これを用いた実装方法は、図１７（Ａ）に示すようにセパレータ８５に貼り合わせてある異方性導電接着剤層８１をセパレータ８５から剥して、図１７（Ｂ）に示すように液晶ディスプレイ８４のガラスに貼り付けた上から、半導体８６を加熱しながら加圧して、異方性導電接着剤層８１を半導体８６および液晶ディスプレイ８４の両表面に馴染ませて硬化させることにより行われる。これにより、半導体８６は、異方性導電接着剤層８１を介し液晶ディスプレイ８４上への接着固定と、液晶ディスプレイ８４との間の封止がなされ、かつ、対向し合うＡｕなどよりなる突起状の半導体電極８７と基板電極８８とは、異方性導電接着剤層８１の厚さ方向の導電性によって電気的に接続され、半導体電極８７と基板電極８８が対向し合わない領域では、半導体８６側と液晶ディスプレイ８４側とが電気的に接続されることはない。
また、従来例２として、主として導電性微片を含まないＵＶ硬化樹脂を用いて実装することも行われている。このような実装は、ＵＶ硬化樹脂を基板の上に塗布し、その上に半導体を加熱しながら加圧して、ＵＶ硬化樹脂を一旦軟化ないしは溶融させて、半導体および基板間に馴染ませるのに併せ、対向し合う突起状の半導体電極を基板電極に圧接した電気的な接合状態に保って、ＵＶ照射によりＵＶ硬化樹脂を硬化させて行われる。これにより、ＵＶ樹脂の硬化時の収縮による引き付けにて半導体電極および基板電極間の接合状態をより強めて半導体および基板が接着されると共に両者間の封止がなされる。
また、従来例３として、導電性微片を含まない接着フィルムを用いて実装することも行われている。このような実装は、基板に接着フィルムを貼った上から、突起状の電極がレベリングされていない半導体を加熱しながら加圧して行われる。これによって、半導体はレベリングされていない突起状の半導体電極が接着フィルムを突き破って基板電極に圧接することでレベリングされると共に電気的な接合状態となり、このレベリング接合状態にて接着フィルムにより基板に接着されるのと同時に両者間が封止される。
特公昭６２−６６５２号公報
ところが、本発明者は上記いずれの実装方式によっても接合不良が発生することを経験しており、特に半導体８６は所定の電気的特性が得られないこともある。これは、図１６に模式的に示すように、半導体１０１を加圧ヘッド１１１によって接合ステージ１１２上の基板１０２に圧接しながら実装するのに、半導体１０１および基板１０２の半導体電極１０３および基板電極１０５の圧接位置に半導体１０１および基板１０２に垂直な圧接力Ｆ（半導体１０１に働く状態で図示している。）が半導体１０１や基板１０２に対し働くことによる。このような圧接力Ｆは、半導体電極８７、基板電極８８相互の接合部、半導体１０１および基板１０２の一方または双方に残留応力σが発生し、接合不良を引き起こす要因となる。
また、今日の微細化が進んだＩＣチップにあっては前記残留応力σによって結晶構造に歪みが生じるので、ＩＣチップ内のトランジスタを動作させる電流が変動し、これがトランジスタ特性変動を引き起こし所定の電気特性を得ることができないことがある。
本発明の目的は、十分な電気的接合の基に実装した半導体に所定の電気特性が得られる信頼性の高い半導体装置を提供することにある。
上記の目的を達成するために、本発明の半導体装置は、半導体と、基板と、前記半導体に形成された複数の半導体電極と、前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、前記基板電極と前記半導体電極との少なくとも１つの組は、それら基板電極および半導体電極の一方または双方が前記圧接の方向に直角な向きに対して傾斜した圧接面を有して接合されていることを１つの特徴としている。
このような構成では、半導体および基板間で圧接状態に保持して互いが電気的に接合されている半導体電極および基板電極は、その圧接面の一方または双方が前記圧接の方向に直角な向きに対して傾斜していることにより、圧接状態での半導体および基板が接着・封止材による接合状態での接着・封止を受けている間、半導体電極および基板電極の圧接面に垂直に働く圧接力を、半導体および基板に垂直な圧接方向分力と、半導体および基板に平行で圧接方向に直角な圧接方向直角分力とに分解して所定の接合状態に保たれ、圧接方向直角分力は半導体および基板に圧接方向の内部応力を生じさせる働きはしないので、その分半導体および基板の圧接による内部残留応力が低減する。
本発明の半導体装置は、また、半導体と、基板と、前記半導体に形成された複数の半導体電極と、前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、前記基板電極と前記半導体電極とは、それらの一方または双方が前記圧接の方向に対して傾斜した圧接面を有して接合されており、この圧接面は、接合している前記半導体電極と前記基板電極との組の互いが対向し合う組間で、前記対向し合う方向において圧接方向に直角な向きに対し互いに逆向きに傾斜していることを特徴としている。
このような構成では、半導体および基板間で圧接状態に保持して互いが電気的に接合されている半導体電極および基板電極の互いに対向し合う組は、その圧接面の一方または双方が前記対向し合う方向において圧接の方向に直角な向きに対して傾斜していることにより、圧接状態での半導体および基板が接着・封止材による接合状態での接着・封止を受けている間、半導体電極および基板電極の圧接面に垂直に働く圧接力を、半導体および基板に垂直な圧接方向分力と、半導体および基板に平行で圧接方向に直角な圧接方向直角分力とに分解するが、接合している半導体電極と基板電極との組の互いが対向し合う組間で、前記対向し合う方向において互いに逆向きな圧接方向直角分力を生じさせて半導体や基板を介し釣り合わせ半導体や基板を移動させないので、半導体や基板の移動を阻止する特別な措置なしにも、前記所定の接合状態をよく保ち、これが緩むことはない。また、圧接方向直角分力は半導体電極、基板電極の接合状態維持に貢献はするが、半導体および基板に圧接方向の内部応力を生じさせる働きはしないので、その分半導体および基板の圧接による内部残留応力が低減する。
この場合、さらに、互いに逆向きな向きは、前記対向し合う側に向く向きであることを特徴とすることができる。
このような構成では、さらに、圧接方向直角分力がその釣り合い上、半導体に圧縮力を与える向きとなるので、圧接方向に直角な向きの耐圧縮性が高い半導体に好適となり、基板には引っ張り力が働くことになるので、圧接方向に直角な向きの耐引っ張り性が高い基板に好適となる。
また、反対に、互いに逆向きな向きは、前記対向し合う側とは反対の側に向く向きであることを特徴とすることができる。
このような構成では、さらに、圧接方向直角分力がその釣り合い上、半導体に引っ張りを与える向きとなるので、圧接方向に直角な向きの耐引っ張り性が高い半導体に好適となり、基板に圧縮力が働くことになるので、圧接方向に直角な向きの耐圧縮性が高い基板に好適となり、基板には圧縮力が働くことになるので、圧接方向に直角な向きの耐圧縮性が高い基板に好適となる。
本発明の半導体装置は、また、半導体と、基板と、前記半導体に形成された複数の半導体電極と、前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、前記基板は、前記基板電極を有した互いに対向し合う各辺部がそれらの間の中央部よりも耐屈曲性が小さく、前記基板の各辺部にある前記基板電極どうしは、前記基板の各辺部の屈曲による前記半導体および前記基板間の空間における対向し合う方向に外向きでの圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていることを他の特徴としている。
このような構成では、基板の中央部よりも耐屈曲性が小さい対向し合う各辺部にある基板電極どうしは、基板の各辺部の屈曲による半導体および基板間の空間において外向きとなる圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていて、半導体および基板が圧接状態を保って接着・封止材による接着・封止を受けている間、その圧接面に垂直に働く圧接力を、半導体に垂直な圧接方向分力と、半導体に平行で基板自体に圧縮を与え、半導体に引っ張りを与える前記空間に対して内向きに対向し合う互いに逆向きで釣り合う圧接方向直角分力と、に分解して半導体電極と所定の接合状態をよく保ち、これが緩むことはない。また、圧接方向直角分力は半導体および基板に圧接方向の内部応力を生じさせる働きはしないので、その分半導体および基板の圧接による内部残留応力が低減する。特に、基板電極の圧接面の傾斜は基板の屈曲形状によるもので、半導体電極や基板電極に半導体や基板面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、基板の両辺部の傾斜も中央部よりも耐屈曲性が小さく屈曲しやすいことを利用した半導体の圧接による変形によるものとすることにより、基板の両辺部を予め傾斜させておく手間も省略できる。
本発明の半導体装置は、また、半導体と、基板と、前記半導体に形成された複数の半導体電極と、前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、前記基板は、前記半導体の一辺部の半導体電極と接合された前記基板電極を有した一辺部が他辺部側よりも耐屈曲性が小さく、前記基板の一辺部にある前記基板電極は、前記一辺部の屈曲による前記半導体および前記基板間の空間における外向きでの圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていることを今１つの特徴としている。
このような構成では、基板の他辺側よりも耐屈曲性が小さい一辺部にある基板電極は、基板の一辺部の屈曲による半導体および基板間の空間において外向きとなる圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていて、半導体および基板が圧接状態を保って接着・封止材による接着・封止を受けている間、その圧接面に垂直に働く圧接力を、半導体に垂直な圧接方向分力と、半導体に平行で前記空間に対し外向きとなる圧接方向直角分力とに分解して半導体電極と所定の接合状態に保たれ、圧接方向直角分力は半導体および基板に圧接方向の内部応力を生じさせる働きはしないので、その分半導体および基板の圧接による内部残留応力が低減する。特に、基板電極の圧接面の傾斜は基板の一辺部の傾斜によるもので、半導体電極や基板電極に半導体や基板面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、基板の一辺部の傾斜も中央部よりも耐屈曲性が小さく屈曲しやすいことを利用した半導体の圧接による変形によるものとすることにより、基板の一辺部を予め傾斜させておく手間も省略できる。
本発明の半導体装置は、また、半導体と、基板と、半導体に形成された複数の半導体電極と、半導体電極に圧接を伴い接合された前記基板の一面または両面に互いに対向して複数位置する基板電極と、前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、前記基板電極は、前記基板の一面側に凸他面側に凹の反り形状による前記半導体および前記基板間の空間において前記対向し合う方向に外向きまたはおよび内向となる圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して対向し合うように位置し、前記半導体電極と接合されていることをさらに別の特徴としている。
このような構成では、基板の互いに対向して位置する複数の基板電極は、基板の一面側に凸他面側に凹の反り形状による半導体および基板間の空間において対向し合う方向に外向きまたはおよび内向きとなる圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていて、半導体および基板が圧接状態を保って接着・封止材による接着・封止を受けている間、その圧接面に垂直に働く圧接力を、半導体に垂直な圧接方向分力と、半導体に平行で前記空間に対し外向きまたはおよび内向きに対向し合う方向に逆向きで釣り合う圧接方向直角分力と、に分解して、半導体電極と所定の接合状態によく保たれ、これが緩むことはない。また、圧接方向直角分力は半導体および基板に圧接方向の内部応力を生じさせる働きはしないので、その分半導体および基板の圧接による内部残留応力が低減する。特に、基板電極の圧接面の傾斜は基板の反り形状によるもので、半導体電極や基板電極に半導体や基板面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、基板の反り形状も上に凸の支持面で基板を支持して半導体を圧接したときの反り変形によるものとすることにより、基板を予め反らせておく手間も省略できる。
本発明の半導体装置は、また、第１の半導体と、第２の半導体と、基板と、前記第１の半導体に形成された複数の第１半導体電極と、前記第２の半導体に形成された複数の第２半導体電極と、前記第１、第２の半導体電極に圧接を伴い接合された前記基板上表裏に複数位置する第１、第２基板電極と、前記第１、第２半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、前記第１半導体電極どうしと前記第１基板電極どうしは同一の第１対向距離を有して対向配置され、前記第２半導体電極どうしおよび前記第２基板電極どうしは互いに同一で第１対向距離より大きな第２対向距離を有して対向配置され、前記基板上で、対向し合う前記第１基板電極どうしの第１対向距離域は前記基板上で対向し合う前記第２基板電極の第２対向距離域内に位置し、対向し合う前記第１基板電極どうしは、前記基板の前記第１半導体側に凹の反り形状により前記第１半導体および前記基板間の空間における内向きでの圧接方向に直角な向きに対し傾斜した圧接面を有して前記第１、第２半導体電極と接合され、対向し合う前記第２基板電極どうしは、前記基板の前記第２半導体側に凸の反り形状により前記第２半導体および前記基板間の空間における外向きでの圧接方向に直角な向きに対し傾斜した圧接面を有して前記第１、第２半導体電極と接合されていることをさらに他の特徴としている。
このような構成では、基板はその一面に第１の半導体が複数の第１基板電極と第１半導体電極との間で圧接を伴い電気的に接合されて接着・封止材により接着・封止され、他面に第２の半導体が複数の第２基板電極と第２半導体電極との間で圧接を伴い電気的に接合されて接着・封止材により接着・封止されているが、対向し合う前記第１基板電極どうしおよび対向し合う前記第２基板電極どうしは、対向し合う前記第１基板電極どうしの第１対向距離域が前記基板上で対向し合う前記第２基板電極の第２対向距離域内に位置しているのを利用した、基板の前記第１半導体側に凹で前記第２半導体側に凸の反り形状により圧接方向に直角な向きに対し対向し合う方向に逆向きに傾斜した圧接面を有して前記第１、第２半導体電極と接合されていて、第１、第２半導体および基板が圧接状態を保って接着・封止材による接着・封止を受けている間、その圧接面に垂直に働く圧接力を、圧接方向分力と、互いに逆向きで釣り合う圧接方向直角分力とに分解して第１、第２半導体および基板を移動させることなく半導体電極と所定の接合状態をよく保ち、これが緩むことはない。また、圧接方向直角分力は第１、第２半導体および基板に圧接方向の内部応力を生じさせる働きはしないので、その分第１、第２半導体および基板の圧接による内部残留応力が低減する。特に、基板電極の圧接面の傾斜は基板の反り形状によるもので、第１、第２半導体電極や第１、第２基板電極に半導体や基板面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、予め反り形状を持たせた基板により実現するが、基板の前記配置での第１、第２半導体の同時圧接時の第１、第２対向距離の大小の違いを利用した反り変形によるものとすることにより、基板の反り形状を予め付与しておく手間も省略できる。さらに、第１半導体には圧縮力が働き、第２半導体には引っ張り力が働くので、第１半導体は耐圧縮性の高いものが、第２半導体は耐引っ張り性の高いものが適している。これは、第１、第２半導体の大小の関係には無関係である。
上記において、さらに、前記傾斜の角度は圧接方向と直角な向きに対して５〜６０°であることを特徴とすることができる。
このような構成では、上記に加え、さらに、圧接面の傾斜が、圧接方向に直角な向きに対し５°以上であることにより、圧接方向の圧接力から分解する圧接方向直角分力が半導体や基板の残留応力を軽減するのに有効な程度に得られ、６０°未満であることにより圧接方向分力が圧接方向直角分力に対し極端に大きくなって、圧接による半導体電極および基板電極の電気的な所定の接合状態からの変形による逃げを防止しやすくなる。
上記において、さらに、前記傾斜の角度は圧接方向と直角な向きに対して１０〜４５°であることを特徴とすることができる。
このような構成では、上記に比し、さらに、圧接面の傾斜が、圧接方向に直角な向きに対し１０°以上であることにより、圧接方向に圧接力から分解する圧接方向直角分力が半導体や基板の残留応力を軽減するのに十分な程度に得られ、４５°未満であることにより圧接方向分力が圧接方向直角分力に対し同等以上に大きくして、圧接による半導体電極および基板電極を電気的な所定の接合状態に維持しやすくなる。
上記において、さらに、前記傾斜の角度は圧接方向と直角な方向に対して１０〜３０度であることを特徴とすることができる。
このような構成では、上記に比し、さらに、圧接面の傾斜が、圧接方向に直角な向きに対し１０°以上であることにより、圧接方向に圧接力から分解する圧接方向直角分力が半導体や基板の残留応力を軽減するのに十分な程度に得た上で、３０°未満であることにより圧接方向分力が圧接方向直角分力に対し十分に大きくして、圧接による半導体電極および基板電極を電気的な所定の接合状態により確実に保てるようにすることができる。
本発明の半導体装置によれば、圧接面の一方または双方が、接合時の圧接の方向に直角な向きに対して傾斜して電気的に接合されている半導体電極および基板電極の組による接合位置では、半導体および基板が圧接状態で接着・封止を受けている間、互いの圧接面に垂直に働く圧接力を、半導体および基板に垂直な圧接方向分力と、半導体および基板に平行で圧接方向に直角な圧接方向直角分力とに分解して所定の接合状態を保ち、圧接方向直角分力が半導体および基板に圧接方向の内部応力を生じさせる働きをしない分、半導体および基板の圧接による内部残留応力を低減するので、半導体や基板の内部残留応力に弱い部分に適用して、接合不良が生じたり、半導体に所定の電気特性が得られなくなるようなことを防止することができ、信頼性の高い実装が実現する。
接合している半導体電極と基板電極との組の互いが対向し合う組間において、互いに逆向きな圧接方向直角分力を生じさせて半導体や基板を介し釣り合わせることにより、半導体や基板を移動させないので、半導体や基板の移動を阻止する特別な措置なしにも、前記所定の接合状態をよく保ち緩むことはないし、位置ずれしないので狭ピッチ実装に特に好適となる。
圧接方向直角分力がその釣り合い上、半導体に圧縮力を与える向きとすることにより、圧接方向に直角な向きの耐圧縮性が高い半導体に好適となり、基板には引っ張り力が働くことになるので、圧接方向に直角な向きの耐引っ張り性が高い基板に好適となる。
また、反対に、圧接方向直角分力がその釣り合い上、半導体に引っ張りを与える向きとすることにより、圧接方向に直角な向きの耐引っ張り性が高い半導体に好適となり、基板に圧縮力が働くことになるので、圧接方向に直角な向きの耐圧縮性が高い基板に好適となる。
圧接面の傾斜は、基板の傾斜によって基板電極の圧接面が傾斜したものであることにより、半導体電極や基板電極はそれが設けられる半導体表面や基板表面に対し圧接面が傾斜するように形成しなくてよい利点がある。また、基板の傾斜が半導体の圧接による変形を利用したものであることにより、基板を予め傾斜させておく手間を省略できる。
以下、本発明の実施の形態に係る半導体装置につき、図を参照しながら詳細に説明し、本発明の理解に供する。なお、以下に示す実施の形態は本発明の具体例であって、本発明の技術的範囲の記載事項を限定するものではない。
本実施の形態の半導体装置は、場合別に代表的に例示した、図１に示す例、図２に示す例、図３に示す例、図４に示す例、図５に示す例、図６に示す例、図７に示す例、図８に示す例、図９に示す例、図１０に示す例、図１１に示す例、図１２に示す例、図１３に示す例、図１４に示す例、図１５に示す例、図１６に示す例のように、半導体１、１Ｂ、１Ｃ、１Ｄと、基板２と、半導体１に形成された複数の半導体電極３と、この半導体電極３に図１（ｂ）の模式図のようにステージ１１および加圧ヘッド１２間でのアクチュエータ１３などによる加圧力にてＶ方向の圧接を伴い電気的に接合された基板２上の複数の基板電極２Ａと、半導体１と基板２との間に位置する接着・封止材４と、を備えている。半導体１は既述したベアＩＣ、ＣＳＰ、ＢＧＡのいずれでも使用できる。しかし、これに限られることはなく表面弾性波デバイスなどを単体で取り扱い実装対象とする場合を含む。また、基板２は電子回路用プリント基板であるが、既述したようにインタポーザや各種電子部品が装着される他の部品などの被装着体を意味する。接着・封止材４は、既述した異方性導電接着剤、ＵＶ硬化樹脂、導電性微片を含まない接着フィルムを用いてよいが、これに限られることはない。多くの場合、半導体電極３はワイヤボンディングなどにより形成した１段ないしは２段形態の突起状電極、いわゆるバンプとされ、基板電極４はプリント配線の一部として平坦に形成される。
しかし、本実施の形態は、上記例示の各半導体装置において、基板電極２Ａと半導体電極３との少なくとも１つの組は、それら基板電極２Ａおよび半導体電極３の一方または双方が圧接の方向Ｖに直角な向きＨに対して角度θ傾斜した圧接面２Ａ−１（図１〜図５、図７〜図１５）または圧接面３−Ａ（図３、図６）を有して接合されていることを特徴としている。従って、例えば図３、図６に示す例のように半導体電極３に傾斜した圧接面３−Ａを形成するには、ワイヤボンディングによって形成したバンプと称される突起状の半導体電極３に対し、切断や傾斜面の押し付けによる加工によって傾斜した圧接面３−Ａとすればよいが、傾斜した圧接面３−Ａとしない場合は特に突起電極としなくてよくなる。また、図１〜図５に示す各例のように、基板電極２Ａに基板２の面から傾斜した圧接面２Ａ−１を形成するには突起電極として加工するのが好適となるが、プリント配線によっては形成が困難であるため、平坦なプリント配線、電極上にワイヤボンディングなどによって突起状電極を形成した後、傾斜した圧接面２Ａ−１を加工により形成することになる。
以上のように、互いの圧接面の一方または双方が図１（ｂ）に基板電極２Ａにて代表して示すように圧接方向Ｖに直角な向きＨに対して傾斜した圧接面２Ａ−１（またはおよび３Ａ）とされていると、半導体１および基板２間で圧接状態に保持して互いが電気的に接合されている半導体電極３および基板電極２Ａは、その圧接面２Ａ−１（またはおよび３Ａ）が圧接方向Ｖに直角な向きＨに対して傾斜していることにより、圧接状態での半導体１および基板２が接着・封止材４による接合状態での接着・封止を受けている間、半導体電極３および基板電極２Ａの傾斜した圧接面２Ａ−１（またはおよび３Ａ）に垂直に働く圧接力Ｆを、半導体１および基板２に垂直な圧接方向分力Ｆ１と、半導体１および基板２に平行で圧接方向Ｖに直角な圧接方向直角分力Ｆ２とに分解して所定の接合状態に保たれ、圧接方向直角分力Ｆ２は半導体１および基板２に圧接方向の内部応力を生じさせる働きはしないので、その分半導体１および基板２の圧接による内部残留応力が低減する。
この結果、圧接面２Ａ−１（またはおよび３Ａ双方）が、接合時の圧接の方向Ｖに直角な向きＨに対して傾斜して電気的に接合されている半導体電極３および基板電極２Ａの組がある接合位置では、半導体１および基板２が圧接状態で接着・封止を受けている間、互いの圧接面２Ａ−１（またはおよび３Ａ）に垂直に働く圧接力Ｆを、半導体１および基板２に垂直な圧接方向分力Ｆ１と、半導体１および基板２に平行で圧接方向Ｖに直角な圧接方向直角分力Ｆ２とに分解して所定の接合状態を保ち、圧接方向直角分力Ｆ２が半導体１および基板２に圧接方向の内部応力を生じさせる働きをしない分、半導体１および基板２の圧接による内部残留応力を低減するので、半導体１や基板２の内部残留応力に弱い部分に適用して、接合不良が生じたり、半導体１などに所定の電気特性が得られなくなるようなことを防止することができ、信頼性の高い実装が実現する。また、半導体１や基板２の残留内部応力に弱い箇所に限って適用することにより、圧接面２Ａ−１（またはおよび３Ａ）を形成する不要な手間が省けるし、圧接方向直角分力Ｆ２が不要に働いて加圧ヘッド１２に吸着などして保持されているだけの半導体１が移動して位置ずれする、具体的には基板電極２Ａに対する半導体電極３の位置がずれる電極ずれなどの原因になるのを防止しやすい。基板２は位置固定しやすく特に問題とはならない。
図１（ａ）、図２に示す例では、特に、傾斜した圧接面２Ａ−１（またはおよび３Ａ）を有して互いに接合されている基板電極２Ａ、半導体電極３の組が複数あって、互いに対向し合う組どうしにおいて、圧接面２Ａ−１（またはおよび３Ａ）が前記対向し合う方向に同じ側、図では右側に向いて傾斜したものとしている。このため、圧接方向直角分力Ｆ２は同じ側に向いて生じ、半導体１を図の右側に移動させやすくなるが、向きＨに対する傾斜の角度θを小さ目に調整することによって移動を防止することができる。しかし、角度θが小さすぎると圧接方向直角分力Ｆ２が小さくなり圧接方向分力Ｆ１がより大きくなり過ぎるので、半導体１や基板２の圧接時の残留内部応力による接合不良や所定の電気特性が得られない原因になる。
そこで、本発明者は、傾斜の角度θに対する、接合ピッチが８０μｍにおいて問題となる位置ずれ、半導体（ＩＣ）の特性不良の関係につき実験したところ、下記表１のようになった。
Figure 2009016522
表１は、傾斜角θを１°、５°、１０°、３０°、４５°、６０°、８０°の７通りに設定して、各角度で半導体１を１００個ずつ実装したときの位置ずれや特性不良に該当した個数を示している。位置ずれは１０°から１個が発生し、３０°では５個となり、４５°では７個となり、６０°では１０個とやや多いが採算内である。これに対し８０°では３０個と実用に耐えない結果となった。また、特性不良は１°では１０個発生し実用に耐えないが、５°では１個となり十分実用でき、１０°以上では発生しなかった。これを総合評価すると、本発明の実施例とする有効範囲は５°〜６０°であるが、外観できず検査しにくい内部欠陥を重要欠陥とする立場からは、１０°〜６０°の範囲がよく、採算性も十分に配慮すると１０°〜３０°とするのがさらに好適である。しかし、これに限られることはない。他の実施例においても上記と同様の結果が得られる。
図２に示す例は、特に、図１に示す例の接着・封止材４に無機フィラー９を３０〜７０％含有したものを採用している。これにより、接着・封止材４は温度変化によって生じる応力が軽減して半導体１への応力影響を小さくするので、半導体１の内部応力による特性変化を抑えられ、寿命の増大が図れる。
図３に示す例では、基板電極２Ａおよび半導体電極３が共に当初から傾斜した圧接面２Ａ−１、３Ａを有して互いに接合されている。これにより、圧接による図１（ｂ）に示すような半導体電極３側などの変形なしに十分な広さの接合面積が得られるので、圧接力Ｆを小さくしても接合不良が生じにくく、前記５°でも前記さらに好適な範囲となり得る。
図３に示す例では、さらに、基板電極２Ａおよび半導体電極３の当初から傾斜した圧接面２Ａ−１、３Ａ間に導電性微片５を介在させて電気的な接合を行っている。これによって、圧接力Ｆをさらに小さくしても電気的な接合効率を高められる分だけ、傾斜した圧接面２Ａ−１またはおよび３Ａの傾斜の角度θをさらに小さくしやすく、図１に示す場合の接合の高信頼性を損なわない半導体１の位置ずれ防止に好適となる。従って、前記５°より小さい角度θでも前記さらに好適な範囲に入り得る。
図４に示す例、図５に示す例、図６に示す例では、傾斜した圧接面２Ａ−１またはおよび３Ａを有して接合されている半導体電極３と基板電極２Ａとの組の互いが対向し合う組間において、半導体１および基板２間の空間において前記対向し合う方向に互いに逆向きな内向きまたは外向きとなり圧接方向Ｖに直角で互いに逆向きな圧接方向直角分力Ｆ２を生じさせる向きに傾斜している。これにより、接合している半導体電極３と基板電極２Ａとの組の互いが対向し合う組間において、互いに逆向き生じる圧接方向直角分力Ｆ２が半導体１や基板２を介し釣り合い半導体１や基板２を移動させない。従って、半導体１や基板２の移動を阻止する特別な措置なしにも、所定の接合状態をよく保ち、これが接着・封止の間緩むことはない。圧接面２Ａ−１またはおよび３Ａの傾斜の角度θを大きくして圧接時の残留応力による接合不良や所定の電気特性が得られなくなるのを確実に防止しながら、半導体１の基板２に対する位置ずれも防止し、半導体装置製造上の歩留まりを高められる。従って、位置ずれが生じにくく、前記６０°やそれ以上の角度θでも前記さらに好適な範囲に入り得る。しかし、圧接される基板電極２Ａや半導体電極３の一方または双方に圧接方向Ｖと直角な向きに変形して逃げ接合不良の原因になるような大きな角度θは外す必要がある。
このような互いに逆向きな接合方向直角分力Ｆ２の釣り合いによる位置ずれ防止効果は、それら互いに逆な接合方向直角分力Ｆ２が生じる基板電極２Ａ、半導体電極３の各組の内側域や外側位置に、向きＨに平行な圧接面を有して接合された基板電極２Ａおよび半導体電極３の組みがあっても発揮される。
特に、図４に示す例では、前記互いに逆向きな圧接方向直角分力Ｆ２は、その釣り合い上、半導体１に圧縮を与える向き、つまり半導体１および基板２間に形成される空間における内向きとなっており、圧接方向Ｖに直角な向きの耐圧縮性が高い半導体１に好適となり、基板２には引っ張り力が働くことになるので、圧接方向Ｖに直角な向きの耐引っ張り性が高い基板２に好適となる。
また、反対に、図５に示す例、図６に示す例では、互いに逆向きな圧接方向直角分力Ｆ２は、その釣り合い上半導体１に引っ張りを与える向き、つまり半導体１および基板２間に形成される空間における外向きとなっており、圧接方向Ｖに直角な向きの耐引っ張り性が高い半導体１に好適となり、基板２には圧縮力が働くことになるので、圧接方向Ｖに直角な向きの耐圧縮性が高い基板２に好適となる。
これら互いに逆向きな接合方向直角分力Ｆ２の圧縮と引っ張りの釣り合い方式の選択は、半導体１や基板２の位置や向きで耐圧縮性、耐引っ張り性が異なる場合、その位置や向きでの耐圧縮性、耐引っ張り性に合せた部分的に異なった選択をすることもできる。
図７に示す例では、基板電極２Ａは、基板２の一面側に凸他面側に凹の反り形状による圧接方向Ｖに直角な向きに対し半導体１と前記基板２との間に形成される空間において外向きまたはおよび内向き、図示例では凸の反り形状にて外向きとなる圧接方向Ｖに直角な向きに対する傾斜により、傾斜した圧接面２Ａ−１を有して対向し合うように位置し、半導体電極３と接合されている。これにより、基板２の互いに対向して位置する複数の基板電極２Ａは、基板２の凸（またはおよび凹）の反り形状にて半導体１と基板２との間に形成される空間において外向き（またはおよび内向き）となる圧接方向Ｖに直角な向きに対する傾斜により、傾斜した圧接面２Ａ−１を有して半導体電極３と接合されていて、半導体１および基板２が圧接状態を保って接着・封止材４による接着・封止を受けている間、その圧接面２Ａ−１に垂直に働く圧接力Ｆを、半導体１に垂直な圧接方向分力Ｆ１と、半導体１に平行で前記空間に対し外向き（またはおよび内向き）に対向し合う互いに逆向きで釣り合う圧接方向直角分力Ｆ２と、に分解して、半導体電極３と所定の接合状態によく保たれ、これが緩むことはない。また、圧接方向直角分力Ｆ２は半導体１および基板２に圧接方向Ｖの内部応力を生じさせる働きはしないので、その分半導体１および基板２の圧接による内部残留応力が低減する。特に、基板電極２Ａの圧接面２Ａ−１の傾斜は基板２の反り形状によるもので、半導体電極３や基板電極２Ａに半導体１や基板２の面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、予め反らせた基板２を採用して実現するが、基板２の反り形状も図示したように凸の支持面１１ａで基板２を支持して半導体１を圧接したときの反り変形によるものとすることにより、基板２を予め反らせておく手間も省略できる。なお、基板２の反り形状は接着・封止材４による接着・封止によって固定される。
図８に示す例では、反り形状の基板２の凸面側、凹面側の双方に半導体１、１Ｂを実装してあり、凸面で対向し合う基板電極２Ａは半導体１と基板２との間に形成される空間において外向きに傾斜して半導体電極３と接合されて、接合時半導体１に引っ張りを与える圧接方向直角分力Ｆ２を生じさせるが、凹面で対向し合う基板電極２Ａは半導体１Ｂと基板２との間に形成される空間において内向きに傾斜して半導体電極３Ｂと接合されて、接合時半導体１に圧縮を与える圧接方向直角分力Ｆ２を生じさせる。従って、半導体１は耐引っ張り性の高いものに適用し、半導体１Ｂは耐圧縮性に高いものに適したものとなる。この場合も、予め反らせた基板２を採用して実現するが、基板２の反り形状も図７に示す例のように上に凸の支持面基板２を支持して半導体１を圧接したときの反り変形によるものとすることにより、基板２を予め反らせておく手間が省略でき、半導体１の実装後に半導体１Ｂを実装すればよい。
図９に示す例では、図８に示す例のように反り形状の基板２の両面に第１、第２の半導体１Ｃ、１を実装しているが、特に、互いに接合される第１半導体電極３ｃ、３ｃどうしと基板電極２Ａ、２Ａどうしは同一の第１対向距離Ｌ１を有して対向配置され、互いに接合される半導体電極３、３どうしおよび基板電極２Ａ、２Ａどうしは互いに同一で第１対向距離Ｌ１より大きな第２対向距離Ｌ２を有して対向配置され、第１対向距離Ｌ１域は基板２上で第２対向距離Ｌ２域内に位置し、対向し合う第１対向距離Ｌ１を有して対向し合う基板電極２Ａ、２Ａどうしおよび第２対向距離Ｌ２を有して対向し合う基板電極２Ａ、２Ａどうしは、基板２の半導体１Ｃ側に凹で半導体１側に凸の反り形状により、凹側では、圧接方向Ｖに直角な向きに対し対向し合う方向に互いに逆向きな半導体１Ｃおよび基板２間の空間において内向きとなるように傾斜した圧接面２Ａ−１を有して半導体電極Ｃと接合されている。凸側では、圧接方向Ｖに直角な向きに対し対向し合う方向に互いに逆向きな半導体１Ｃおよび基板２間の空間において外向きとなるように傾斜した圧接面２Ａ−１を有して半導体電極３と接合されている。これにより、図８の例の場合同様に、予め反り形状を持たせた基板２により実現するが、基板２の第１、第２半導体１、１Ｃのいずれかを実装したときの、あるいはそれらを同時に圧接したときの第１、第２対向距離Ｌ１、Ｌ２の大小の違いを利用した反り変形によるものとすることにより、基板２の反り形状を予め付与しておく手間も省略できる。
図１０に示す例では、基板２は、基板電極２Ａを有した互いに対向し合う各辺部２ａ、２ｂがそれらの間の中央部よりも耐屈曲性が小さく、両辺部２ａ、２ｂにある基板電極２Ａどうしは、基板２の各辺部２ａ、２ｂの半導体１と基板２との間に形成される空間において前記対向する方向にて外向きとなる圧接方向Ｖに直角な向きに対する互いに逆向きな傾斜により、傾斜した圧接面２Ａ−１を有して半導体電極３と接合されている。これにより、基板電極２Ａの圧接面２Ａ−１の傾斜は基板２の両辺部２ａ、２ｂの傾斜によるもので、半導体電極３や基板電極２Ａに半導体１や基板２の面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、基板２の両辺部２ａ、２ｂの傾斜も中央部よりも耐屈曲性が小さく屈曲しやすいことを利用した予めの変形によっても実現するが、半導体１の圧接による変形によるものとすることにより、基板２の両辺部２ａ、２ｂを予め傾斜させておく手間も省略できる。図示例では基板２の両辺部２ａ、２ｂが中央部よりも厚さが小さくなる段差１４を有したものであることにより、中央部よりも耐屈曲性が小さくなるものとなっている。また、段差１４は基板２を平坦な支持面で支持したときに両辺部２ａ、２ｂを浮かせて半導体１の圧接により傾斜させやすくもする。しかし、これに限られることはなく、材質や内部構造など他の要因の違いを利用したものとしてよいし、また段差１４は支持面側に設けて両辺部２ａ、２ｂを浮かせ圧接時に傾斜させやすくなっている。
図１１に示す例は、基板２は、半導体１の一辺部１ａに有した半導体電極３と接合された基板電極２Ａを有した一辺部２ａが他辺部２ｂ側よりも耐屈曲性が小さく、基板２の一辺部２ａにある基板電極２Ａは、基板２の一辺部２ａの半導体１と基板２との間に形成される空間において外向きとなる圧接方向Ｖに直角な向きに対する傾斜により、傾斜した圧接面２Ａ−１を有して半導体電極３と接合されている。この場合も、基板電極２Ａの圧接面２Ａ−１の傾斜は基板２の一辺部２ａの傾斜によるもので、半導体電極３や基板電極２Ａに半導体１や基板２の面に対して傾斜を持たせた特殊な形態に形成しなくてもよい上、基板２の一辺部２ａの傾斜も予め成形しておいても実現するが、他辺部２ｂ側よりも耐屈曲性が小さく屈曲しやすいことを利用した半導体１の一辺１ａ側での圧接による変形によるものとすることにより、基板２の一辺部２ａを予め傾斜させておく手間も省略できる。図示例では基板２の一辺部２ａが他辺部２ｂ側の裏面に形成したフォトレジスト層６の厚さ分だけ厚さが小さくなる段差１４を有したものであることと、かつフォトレジスト層６を有しないことにより、他辺部２ｂ側よりも耐屈曲性が小さくなるものとなっている。また、段差１４は基板２を平坦な支持面で支持したときに両辺部２ａ、２ｂを浮かせて半導体１の圧接により傾斜させやすくもする。しかし、これに限られることはなく、材質や内部構造など他の要因の違いを利用したものとしてよいし、また段差１４は支持面側に設けて一辺部２ａを浮かせられる。本例では、別の半導体１Ｄをも組み合わせ実装してメモリカード、特に小型なＳＤメモリカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ ｍｅｍｏｒｙ ｃａｒｄ）、さらに小さいミニＳＤメモリカードを形成しており、半導体１の特に残留内部応力に対して弱い一辺部１ａ側での半導体電極３、基板電極２Ａ間の接合位置にて、傾斜した圧接面２Ａ−１による残留内部応力を軽減するようにしている。ちなみに、ＳＤメモリカードは通常、図の左右方向寸法である長さが１４．９ｍｍ以上１５．１ｍｍ以下、図の奥行方向寸法である幅が１０．９ｍｍ以上１１．１ｍｍ以下、図の上下方向寸法である厚さが０．９ｍｍ以上１.１ｍｍ以下である。基板２の厚さはＦＲ−４相当のガラスエポキシ樹脂基板の場合、０．１ｍｍ、半導体１はメモリチップ、半導体１Ｄはコントロールチップであり、いずれも厚さは０．０５ｍｍ以上０．３ｍｍ以下である。しかし、これらの寸法データは本実施の形態で示す各基板２や半導体１〜１Ｄにも対応する。
図１２に示す例では、基板２の裏面に、図１１に示すフォトレジスト層６に代えてシール層８を設け段差１４を形成した点が相違している。
図１０、図１１、図１２の各例において、段差１４によって基板２に生じるデッドスペースを利用して一辺部２ａの裏面に図１３に示す例で代表しているように外部電極７を設けることによりメモリカードなどのさらなる薄型化が図れる。
図１４に示す例では、基板２を支持する支持面１１ａの、傾斜した圧接面２Ａ−１を持った基板電極２Ａに対応する位置に、基板２の変形を許容する凹部１５を形成しておき、半導体１の圧接を伴い半導体電極３が電気的に接合されたとき、基板電極２Ａを介し基板２が凹部１５に沿って窪むように変形されたとき、基板電極２Ａが基板２の一部と共に傾き傾斜した圧接面２Ａ−１となって接合され、半導体１の基板電極２Ａ、半導体電極３間の接合位置での残留内部応力が軽減されるようにしている。この場合も、予め変形させておけるが、半導体１の圧接時に変形されるようにすることで、予め変形させておく手間を省略することができる。
図１５に示す例でも、基板２のフォトレジスト層６やシール層８による段差１４を利用して半導体１の圧接を伴う接合時に基板２の一辺部２ａを傾斜させて、基板電極２Ａに傾斜した圧接面２Ａ−１を持たせて半導体１の一辺部の半導体電極３と接合させているが、本例では他の場合とは異なり、前記圧接のための加圧ヘッド１０に半導体１の一辺１ａ側を傾斜させる傾斜凸部１０ａを設けておき、半導体１を加圧ヘッド１０により加圧して基板２側に圧接させる過程で、傾斜凸部１０ａが半導体１の一辺側を図示のように傾斜するように屈曲変形させることで、半導体１の他の部分よりも基板２への押し付け量を高め、基板２の一辺部２ａを、基板電極２Ａを介し押動し傾斜させたものとしている。このような半導体１の屈曲変形は近時の薄型化によって可能となっており、例えばシリコン材で５°程度の傾斜への屈曲変形による内部応力は、半導体１の圧接により問題となる残留内部応力に比し軽微である。従って、半導体１の一部を屈曲させることにより基板２に屈曲変形をもたらし、基板電極２Ａの基板２に平行な電極面を傾斜した圧接面２Ａ−１として圧接力Ｆの圧接方向分力Ｆ１と圧接方向直角分力Ｆ２とに分解することは、半導体１を圧接による残留内部応力軽減に有効である。
本発明は。基板に半導体を圧接を伴い電気的に接合して接着・封止材により接着・封止して実装する技術に実用でき、十分な接合の基に実装した半導体に所定の電気特性を保証でき、信頼性の高いものとなる。
本発明の実施の形態に係る半導体装置の第１の例で、複数の基板電極の接合用の圧接面を同じ側に傾斜させた場合を示す断面図およびその一部の模式説明図である。 同半導体装置の第１の例の接着・封止材を変えた変形例に当たる第２の例を示す断面図である。 同半導体装置の第３の例で、基板電極、半導体電極の双方を傾斜させて導電性微片を介し接合する場合を示す一部の断面図である。 同半導体装置の第４の例で、複数の対向し合う基板電極の接合用の圧接面を前記対向し合う側に傾斜させた場合を示す断面図である。 同半導体装置の第５の例で、第４の例とは反対に複数の対向し合う基板電極の圧接面を前記対向し合う側とは反対の向きに傾斜させた場合を示す断面図である。 同半導体装置の第６の例で、複数の対向し合う半導体電極の接合用の圧接面を傾斜させ、かつその傾斜が前記対向し合う側に向くようにした場合を示した断面図である。 同半導体装置の第７の例で、複数の対向し合う基板電極の接合用の圧接面を基板の反り形状によって前記対向し合う側と反対の向きに傾斜させた場合を示す断面図である。 同半導体装置の第８の例で、基板の表裏に半導体を実装してあり、基板の反り形状によって基板面が凸の側では複数の対向し合う基板電極の接合用の圧接面が前記対向し合う側と反対の向きに傾斜させ、基板面が凹の側では複数の対向し合う基板電極の接合用の圧接面が前記対向し合う側と反対の向きに傾斜させた場合を示す断面図である。 同半導体装置の第９の例で、基板の表裏に大きさの違う半導体を実装したときの基板の反り形状によって、基板面が凸の側では複数の対向し合う基板電極の接合用の圧接面が前記対向し合う側と反対の向きに傾斜させ、基板面が凹の側では複数の対向し合う基板電極の接合用の圧接面が前記対向し合う側と反対の向きに傾斜させた場合を示す断面図である。 同半導体装置の第１０の例で、半導体との接合を行う基板の両辺部が中央部よりも耐屈曲性が小さいのを利用した半導体接合時などの屈曲変形によって、両辺部上で中央部を挟んで対向し合う複数の基板電極の接合用の圧接面を前記対向し合う側と反対の向きに傾斜させた場合を示す断面図である。 同半導体装置の第１１の例で、半導体のメモリチップと半導体のコントロールチップとを基板に実装してメモリカードとしており、メモリチップの一辺部と接合を行う基板の一辺部がそれより増圧する段差を有してフォトレジスト層を設けた他辺部側よりも耐屈曲性が小さいことを利用したメモリチップ接合時などの屈曲変形によって、一辺部上の基板電極の接合用の圧接面をメモリチップおよび基板間の空間において外向きに傾斜させた場合を示す断面図である。 同半導体装置の第１２の例で、第１１の例のフォトレジスト層に代えてシール層を設けた変形例とした場合を示す断面図である。 同半導体装置の第１３の例で、第１１、１２の例の段差によりできるデッドスペースを利用して外部電極を設けた変形例とした場合を示す断面図である。 同半導体装置の第１４の例で、基板の半導体実装時における複数の対向する基板電極と半導体電極との各接合位置で生じる局部変形によって、各接合位置における基板電極の接合用の圧接面を前記対向する側の反対の側に傾斜させた場合を示す断面図である。 同半導体装置の第１５の例で、第１１〜第１３の例の基板の一辺部の屈曲変形に対する変形例であって、半導体を基板に圧接させる際に基板の一辺部に対応する一辺部を屈曲変形させて半導体電極、基板電極を介し基板の一辺部を積極的に押圧して屈曲変形させた場合を示す断面図である。 基板に半導体を圧接して基板電極および半導体電極を電気的に接合させてそれを保持し、基板および半導体間を接着・封止材により接着・封止した従来の半導体装置とその圧接時に圧接力によって半導体に生じる残留内部応力の発生状態を模式的に示す断面図である。 半導体装置の接着・封止フィルムを用いた従来方式を説明する同フィルムの断面図、それを用いた実装の途中工程を示す断面図である。
符号の説明
１、１Ｂ、１Ｃ、１Ｄ 半導体
１ａ 一辺部
２ 基板
２ａ 一辺部
２ｂ 他辺部
２Ａ 基板電極
２Ａ−１ 傾斜した圧接面
３ 半導体電極
３Ａ 傾斜した圧接面
４ 接着・封止材
Ｌ１ 第１対向距離
Ｌ２ 第２対向距離

Claims (11)

  1. 半導体と、
    基板と、
    前記半導体に形成された複数の半導体電極と、
    前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、
    前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、
    前記基板電極と前記半導体電極との少なくとも１つの組は、それら基板電極および半導体電極の一方または双方が前記圧接の方向に直角な向きに対して傾斜した圧接面を有して接合されていることを特徴とする半導体装置。
  2. 半導体と、
    基板と、
    前記半導体に形成された複数の半導体電極と、
    前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、
    前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、
    前記基板電極と前記半導体電極とは、それらの一方または双方が前記圧接の方向に対して傾斜した圧接面を有して接合されており、この圧接面は、接合している前記半導体電極と前記基板電極との組の互いが対向し合う組間で、前記対向し合う方向において圧接方向に直角な向きに対し互いに逆向きに傾斜していることを特徴とする半導体装置。
  3. 前記互いに逆向きな向きは、前記対向し合う側に向く向きである請求項２に記載の半導体装置。
  4. 前記互いに逆向きな向きは、前記対向し合う側とは反対の側に向く向きである請求項２に記載の半導体装置。
  5. 半導体と、
    基板と、
    前記半導体に形成された複数の半導体電極と、
    前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、
    前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、
    前記基板は、前記基板電極を有した互いに対向し合う各辺部がそれらの間の中央部よりも耐屈曲性が小さく、前記基板の各辺部にある前記基板電極どうしは、前記基板の各辺部の屈曲による前記半導体および前記基板間の空間における対向し合う方向に外向きでの圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていることを特徴とする半導体装置。
  6. 半導体と、
    基板と、
    前記半導体に形成された複数の半導体電極と、
    前記半導体電極に圧接を伴い接合された前記基板上の複数の基板電極と、
    前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、
    前記基板は、前記半導体の一辺部の半導体電極と接合された前記基板電極を有した一辺部が他辺部側よりも耐屈曲性が小さく、前記基板の一辺部にある前記基板電極は、前記一辺部の屈曲による前記半導体および前記基板間の空間における外向きでの圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して前記半導体電極と接合されていることを特徴とする半導体装置。
  7. 半導体と、
    基板と、
    半導体に形成された複数の半導体電極と、
    半導体電極に圧接を伴い接合された前記基板の一面または両面に互いに対向して複数位置する基板電極と、
    前記半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、
    前記基板電極は、前記基板の一面側に凸他面側に凹の反り形状による前記半導体および前記基板間の空間において前記対向し合う方向に外向きまたはおよび内向きとなる圧接方向に直角な向きに対する傾斜により、傾斜した圧接面を有して対向し合うように位置し、前記半導体電極と接合されていることを特徴とする半導体装置。
  8. 第１の半導体と、
    第２の半導体と、
    基板と、
    前記第１の半導体に形成された複数の第１半導体電極と、
    前記第２の半導体に形成された複数の第２半導体電極と、
    前記第１、第２の半導体電極に圧接を伴い接合された前記基板上表裏に複数位置する第１、第２基板電極と、
    前記第１、第２半導体と前記基板との間に位置する接着・封止材と、を備えた半導体装置において、
    前記第１半導体電極どうしと前記第１基板電極どうしは同一の第１対向距離を有して対向配置され、前記第２半導体電極どうしおよび前記第２基板電極どうしは互いに同一で第１対向距離より大きな第２対向距離を有して対向配置され、前記基板上で、対向し合う前記第１基板電極どうしの第１対向距離域は前記基板上で対向し合う前記第２基板電極の第２対向距離域内に位置し、対向し合う前記第１基板電極どうしは、前記基板の前記第１半導体側に凹の反り形状により前記第１半導体および前記基板間の空間における内向きでの圧接方向に直角な向きに対し傾斜した圧接面を有して前記第１、第２半導体電極と接合され、対向し合う前記第２基板電極どうしは、前記基板の前記第２半導体側に凸の反り形状により前記第２半導体および前記基板間の空間における外向きでの圧接方向に直角な向きに対し傾斜した圧接面を有して前記第１、第２半導体電極と接合されていることを特徴とする半導体装置。
  9. 前記傾斜の角度は圧接方向と直角な方向に対して５〜６０度である請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記傾斜の角度は圧接方向と直角な向きに対して１０〜４５°である請求項１〜８のいずれか１項に記載の半導体装置。
  11. 前記傾斜の角度は圧接方向と直角な向きに対して１０〜３０°である請求項１〜８のいずれか１項に記載の半導体装置。
JP2007176037A 2007-07-04 2007-07-04 半導体装置 Expired - Fee Related JP4943959B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007176037A JP4943959B2 (ja) 2007-07-04 2007-07-04 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007176037A JP4943959B2 (ja) 2007-07-04 2007-07-04 半導体装置

Publications (3)

Publication Number Publication Date
JP2009016522A true JP2009016522A (ja) 2009-01-22
JP2009016522A5 JP2009016522A5 (ja) 2010-05-13
JP4943959B2 JP4943959B2 (ja) 2012-05-30

Family

ID=40357083

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007176037A Expired - Fee Related JP4943959B2 (ja) 2007-07-04 2007-07-04 半導体装置

Country Status (1)

Country Link
JP (1) JP4943959B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014136836A1 (ja) * 2013-03-07 2014-09-12 住友ベークライト株式会社 接着フィルム、ダイシングシート一体型接着フィルム、バックグラインドテープ一体型接着フィルム、バックグラインドテープ兼ダイシングシート一体型接着フィルム、積層体、積層体の硬化物、および半導体装置、並び半導体装置の製造方法
KR101849117B1 (ko) * 2011-10-19 2018-04-18 에스케이하이닉스 주식회사 연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법
US20210175148A1 (en) * 2019-12-06 2021-06-10 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472659A (ja) * 1990-07-12 1992-03-06 Fujitsu Ltd 半導体装置およびその製造方法
JPH0992683A (ja) * 1995-09-25 1997-04-04 Fujitsu Ltd 半導体装置
JPH1079405A (ja) * 1996-09-04 1998-03-24 Hitachi Ltd 半導体装置およびそれが実装された電子部品
JPH10144728A (ja) * 1996-11-14 1998-05-29 Sony Corp 表面実装部品及びこれを用いたプリント配線板
JP2000031340A (ja) * 1998-07-15 2000-01-28 Murata Mfg Co Ltd 電子部品
WO2001071806A1 (fr) * 2000-03-21 2001-09-27 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
JP2004119550A (ja) * 2002-09-25 2004-04-15 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472659A (ja) * 1990-07-12 1992-03-06 Fujitsu Ltd 半導体装置およびその製造方法
JPH0992683A (ja) * 1995-09-25 1997-04-04 Fujitsu Ltd 半導体装置
JPH1079405A (ja) * 1996-09-04 1998-03-24 Hitachi Ltd 半導体装置およびそれが実装された電子部品
JPH10144728A (ja) * 1996-11-14 1998-05-29 Sony Corp 表面実装部品及びこれを用いたプリント配線板
JP2000031340A (ja) * 1998-07-15 2000-01-28 Murata Mfg Co Ltd 電子部品
WO2001071806A1 (fr) * 2000-03-21 2001-09-27 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur, procede de realisation d'un dispositif electronique, dispositif electronique, et terminal d'informations portable
JP2004119550A (ja) * 2002-09-25 2004-04-15 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101849117B1 (ko) * 2011-10-19 2018-04-18 에스케이하이닉스 주식회사 연결 범프를 포함하는 전자 소자의 패키지, 전자 시스템 및 제조 방법
WO2014136836A1 (ja) * 2013-03-07 2014-09-12 住友ベークライト株式会社 接着フィルム、ダイシングシート一体型接着フィルム、バックグラインドテープ一体型接着フィルム、バックグラインドテープ兼ダイシングシート一体型接着フィルム、積層体、積層体の硬化物、および半導体装置、並び半導体装置の製造方法
JP2014197675A (ja) * 2013-03-07 2014-10-16 住友ベークライト株式会社 接着フィルム、ダイシングシート一体型接着フィルム、バックグラインドテープ一体型接着フィルム、バックグラインドテープ兼ダイシングシート一体型接着フィルム、積層体、積層体の硬化物、および半導体装置、並び半導体装置の製造方法
US20210175148A1 (en) * 2019-12-06 2021-06-10 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US11637052B2 (en) * 2019-12-06 2023-04-25 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method

Also Published As

Publication number Publication date
JP4943959B2 (ja) 2012-05-30

Similar Documents

Publication Publication Date Title
KR101253794B1 (ko) 전기 부품의 실장 장치
JP2833326B2 (ja) 電子部品実装接続体およびその製造方法
JP2003332386A (ja) 集積回路チップ、電子デバイス及びその製造方法並びに電子機器
JP2001313314A (ja) バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
JP2009141269A (ja) 電気部品の実装方法及び実装装置
JP4095049B2 (ja) 電極気密封止を用いた高信頼性半導体装置
JP3914431B2 (ja) 半導体装置の製造方法
JP4943959B2 (ja) 半導体装置
JP2009141267A (ja) 電気部品の実装方法及び実装装置
JP3833669B2 (ja) 半導体装置および半導体装置の製造方法
Frisk et al. The effects of chip and substrate thickness on the reliability of ACA bonded flip chip joints
JP3509642B2 (ja) 半導体装置の実装方法および実装構造
JP3932279B2 (ja) 実装構造、光学センサモジュール及び光学センサモジュール実装構造
US20180358320A1 (en) Electronic device, electronic device manufacturing method, and electronic apparatus
JP5361134B2 (ja) 加圧ヘッドおよび部品圧着装置
JP3055193B2 (ja) 回路の接続方法及び液晶装置の製造方法
JP3971314B2 (ja) 半導体製造装置
JP2000150580A (ja) 半導体素子実装装置および半導体素子実装方法
JP2013048300A (ja) 熱圧着装置及び電気部品の実装方法
JP2005121757A (ja) 基板接続構造、電子部品、液晶表示装置および電子部品の製造方法
JP2006179811A (ja) 半導体素子の実装方法およびその実装装置
JP2000216198A (ja) 半導体装置およびその製造方法
JP2006269699A (ja) 半導体装置およびその製造方法
JP2006186127A (ja) 半導体装置の製造装置および半導体装置の製造方法
JP2006332465A (ja) チップオンフィルム半導体装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090522

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100326

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120228

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120301

R150 Certificate of patent or registration of utility model

Ref document number: 4943959

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150309

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees