JP3833669B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置および半導体装置の製造方法に関するものであり、より詳細には、COF(Chip On Film)と呼ばれる、フレキシブル配線基板上に半導体素子を接合・搭載した半導体装置および半導体装置の製造方法に関するものである。
従来、フレキシブル配線基板上に半導体素子を接合・搭載した半導体装置の一例として、TCP(Tape Carrier Package)が知られている。TCPでは、絶縁テープにおいて半導体素子が搭載される部分に、あらかじめ貫通した開口部を設け、配線パターンが片持ち梁状に突き出した状態で配線パターンの先端部分と半導体素子とを接合する。
近年、フレキシブル配線基板上に半導体素子を接合・搭載した半導体装置の他の一例として、COF(Chip On Film)(以下、単にCOFと呼ぶ。)が用いられるようになっている。COFでは、半導体素子を搭載するための搭載用の開口部は有しておらず、半導体素子は薄膜絶縁テープの表面上に接合・搭載される。
COFにおいては、その使用目的から、フレキシブル配線基板として、例えば自由に折り曲げることが可能な薄膜絶縁テープが使用される。薄膜絶縁テープの表面上に配置した配線パターンの各配線と、半導体素子の対応する端子とを電気的に接続する。また、薄膜絶縁テープの外部接続用コネクタ部を、液晶パネルやプリント基板などに接続する。上記以外の配線パターン露出部は、ソルダーレジストを塗布して、絶縁状態を確保する。
現在では、多ピン化への対応を考慮して、COFが用いられるようになっている。小型化・薄型化についての要求にも対応する必要があるため、COFの薄膜絶縁テープにおいては、半導体素子との接続部および配線パターンの外部接続用コネクタ部をファインピッチ化し、また薄膜絶縁テープ、配線パターンを薄膜化する必要がある。ここで、インナーリードのピッチを小さくするためには、インナーリードの幅を小さくし、厚みを薄くする必要がある。
ここで、COF31の製造方法の一例(従来例1)を図11(a)〜(e)に基づいて説明する。この製造方法においては、熱圧着による接合を用いる(特許文献1参照)。
図11(a)に示す薄膜絶縁テープ21側の配線パターン22は、下地のNiメッキの上にAuメッキを設けた構成である。配線パターン22には接合部24が設けられ、この接合部24を露出させたまま、レジスト25を塗布する。図11(b)に示すように、半導体素子23の突起電極26を配線パターン22の接合部24に対して位置合わせする。突起電極26はAuバンプである。
図11(c)に示すように、半導体素子23と薄膜絶縁テープ21の配線パターン22とを、400〜450℃の高温で、かつ、方向D6への0.1〜0.3N/バンプの圧力で、熱圧着する。これによって、配線パターン22に突起電極26を沈み込ませるように接合する。接合された箇所32は、拡散層または合金層となる。
その後、図11(d)に示すように、半導体素子23と薄膜絶縁テープ21との隙間に、ノズル30からアンダーフィル樹脂27を矢印D7方向に流動させて注入する。図11(e)に示すように、矢印D8のように加熱してアンダーフィル樹脂27を熱硬化させて、半導体素子23と薄膜絶縁テープ21とを固着する。
しかし、このような熱圧着による接合方法は、いくつかの問題がある。
その一つは、接合に400℃以上の高温度を用いる点である。このため、接続部の配線パターンは、熱膨張・収縮や吸排湿によって、大きな伸縮を生ずる。このため、接続部配線パターンの累積寸法ずれにより、接続不良が発生しやすい。
また、高い荷重を用いる点も問題である。このために接続部の配線パターンが、半導体素子の突起電極の外側で、半導体素子に向かって変形しやすくなる。したがって、半導体素子との接触(エッジタッチ)による不良が発生しやすい。
これらの問題は、上述したようにCOFを用いる目的の一つである、接続部のファインピッチ化、配線パターンの薄膜化を行うと、より顕著となる。
ここで、COFの製造方法の他の例として、従来から知られているMBB(Micro Bump Bonding)や、近年注目されているNCP(Non Conductive Paste)、ACP(Anisotropic Conductive Paste)と呼ばれる接続、封止方法(以下NCP等と称する。)がある。
これらNCP等は、低温度での接合方法であり、半導体素子と絶縁テープ(フレキシブル配線基板)の配線パターンとの間に絶縁性樹脂を介在させ、半導体素子の突起電極とフレキシブル配線基板の配線パターンとを、接続するとともに樹脂封止する接合方法である。これらは、多ピン化へ対応するためのファインピッチ化、薄膜化、またこれによって生ずるエッジタッチに有効な技術であり、注目されている。
例えば特許文献2、特許文献3などには、MBBによる製造方法が開示されている。
特許文献2に記載された製造方法(従来例2)について、図12、図13に基づいて説明する。ここで、図12の平面図におけるC−C’線断面における断面図が図13である。なお、以下では、上述の従来例1と同じ機能を有する部材には同じ符号を付して参照する。
従来例2では、まず図13(a)(b)に示すように、配線基板(絶縁テープ)21の配線パターン22上に、光硬化性または熱硬化性の樹脂27を塗布形成する。
次に、図13(c)に示すように、突起電極26と配線パターン22の接続部24とを位置合せして矢印D9方向に加圧する。これによって、突起電極26と配線パターン22との間の樹脂27を押し拡げて、樹脂27を矢印D10方向に流動させて、突起電極26と配線パターン22の接続部24との圧接のみで電気的接続を得る。また、これとともに、半導体素子23の周縁まで樹脂27をはみ出させる。
その後、図13(d)に示すように、この状態で樹脂27を、矢印D11に示すように光照射または加熱して、光もしくは熱によって硬化させて、半導体素子23と配線基板21とを固定する。熱硬化の場合、加熱は150℃以下で行う。
次に、特許文献3に記載された製造方法(従来例3)について、図12、図14に基づいて説明する。この場合も、図12の平面図におけるC−C’線断面における断面図が図14に相当する。
従来例3では、まず図14(a)(b)に示すように、配線基板21の配線パターン22上に熱硬化性の樹脂7を塗布形成する。
次に、図14(c)に示すように、突起電極26と配線パターン7の接続部24とを位置合せし、かつ互いが接触するようにして、パルス加熱ツールを用いて半導体素子23を配線基板21に加圧する。
そして、図14(d)に示すように、配線パターン22上の樹脂27を、接合部の周囲へと除去した後、半導体素子23を配線基板21にD12方向に加圧した状態で、パルス加熱ツールに電流を通電する。これによって、半導体素子23を100〜250℃で加熱して、樹脂27を硬化させる。これによって、半導体素子23を配線基板21に固着するとともに、突起電極26と配線パターン22とを電気的に接続する。
特開2001−176918号公報(公開日:2001年6月29日) 特開昭60−262430号公報(公開日:1985年12月25日) 特開昭63−151033号公報(公開日:1988年6月23日)
しかしながら、上述のNCP等の構成は、十分な接続強度が得られない虞があるという問題点がある。
すなわち、NCP等は、半導体素子の突起電極と薄膜絶縁テープの配線パターンとが、加圧による接触と樹脂の硬化収縮のみで接続されているので、接続強度(接続信頼性)が低いという問題点がある。
このため、実装後において、例えば低温と高温が繰り返される使用環境におかれた場合には、薄膜絶縁テープと絶縁性樹脂との界面で、または絶縁性樹脂と半導体素子との界面で剥離が発生する可能性がある。これは、温度サイクルによる熱膨張、収縮が繰り返された場合に、使用している材料の熱膨張係数の違いに応じて、応力が発生するためである。また、実装後に高湿な環境にさらされて、吸湿、膨張を繰り返した場合にも、同様に剥離が発生する可能性がある。この場合には、薄膜絶縁テープの配線パターンと半導体素子の突起電極との電気的接続状態が悪化してしまう。
このように接続状態が悪化すれば、歩留まりが低下して、結果として製造コストが高くなってしまう。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体素子の突起電極と薄膜絶縁テープの配線パターンとの接続信頼性、及び歩留まりが向上できる半導体装置および半導体装置の製造方法を提供することにある。
本発明に係る半導体装置は、上記課題を解決するために、複数の配線パターンが配置された絶縁テープと、上記配線パターンを介して上記絶縁テープに電気的に接続される突起電極を含む半導体素子とを備えた半導体装置において、上記絶縁テープの配線パターンにおける、上記半導体素子の突起電極に対向する領域に、上記半導体素子の突起電極を変形させながら上記突起電極に沈み込むようにして接続されるための接続部を設けるとともに、上記半導体素子と上記絶縁テープとの間に絶縁性樹脂を配置しており、上記絶縁テープの配線パターンにおける上記接続部が、上記絶縁性樹脂を押しのけ、上記半導体素子の突起電極に沈み込むようにして上記突起電極と接続されている。
上記構成の半導体装置において、絶縁テープには配線パターンが配置され、配線パターンには半導体素子の突起電極が接続される。絶縁テープは、薄膜の絶縁テープである。絶縁テープには例えば外部接続端子が設けられ、この外部接続端子に配線パターンが接続される。絶縁テープの外部接続端子にアクセスすることによって、配線パターンを介して半導体素子にアクセスすることができる。
絶縁テープの配線パターンには、半導体素子の突起電極を変形させ、突起電極に沈み込みながら接続されるための接続部を設けておく。そして、半導体素子と絶縁テープとの間に、絶縁性樹脂を配置する。例えば、絶縁テープの接続部を覆うように絶縁性樹脂を塗布する。
この状態において、半導体素子と絶縁テープとを、圧力をかけて接続する。例えば、絶縁テープの接続部に対して半導体素子の突起電極を位置決めして、半導体素子に圧力を加える。これによって、接続部は、突起電極との間にある絶縁性樹脂を押し出して、さらに突起電極を変形させながら、突起電極に沈み込むようにして、突起電極と接続される。
上記構成によれば、配線パターンと突起電極との接続は、加圧による接触のみではなく、突起電極の変形を伴うものであるため、接続形状を複雑なものとし、接続面積を増大させて、接続を強固にできる。
また、配線パターンと突起電極とを接続させる際に、半導体素子と絶縁テープとの間に絶縁性樹脂が介在するので、半導体素子と絶縁テープとが、突起電極と接続部とが対向する領域以外での望まない位置で接触することを防ぐことができる。したがって、エッジタッチによる不良を防止できる。
また、接合の際には400℃以上の高温にする必要がないので、接続部の配線パターンに余分な伸縮を生じさせない。このため、配線パターンの累積寸法ずれを生ずることがなく、これによる接続不良を生じさせない。
したがって、上述の構成によって、上記熱圧着による接合方法とNCP等低温による接合方法の問題点を同時に解決することができる。
なお、上述の半導体装置を、以下のように表現することもできる。すなわち、配線パターンを複数配置した薄膜の絶縁テープと、前記配線パターンと電気的に接続された半導体素子とを備えた半導体装置であり、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続した半導体装置において、前記半導体素子の突起電極と接続される前記絶縁テープの配線パターンの幅が、前記半導体素子の突起電極の途中部分で、前記半導体素子の外周側より中心側で細くなっており、前接続部における前記配線パターンの細くなっている部分の長さの割合は、前記半導体素子の突起電極に対向する領域にわたる前配線パターンの長さに対して、1/3以上2/3以下であり、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続すると共に前記絶縁性樹脂を硬化する際に、前記絶縁テープの配線パターンが、配線パターンの前記した形状、幅で、前記半導体素子の突起電極に沈み込む、あるいは一部を押しつぶして接続される構成のCOF半導体装置である、と表現することもできる。
本発明に係る半導体装置は、上記配線パターンの上記接続部の形状を、上記配線パターンの上記接続部に隣接する上記接続部以外の箇所の形状と異ならせてもよい。
このように、接続部の形状を、接続部に隣接する箇所の形状と異ならせたものとすれば、接続部が突起電極に沈み込むようにして接続された場合に、接続部を引っ掛け部として用いて、接続部と突起電極との接合を強固なものにできる。
一方、接続部の形状が接続部に隣接する箇所と同じであれば、接続部と突起電極との間に引っかかりができない。このため、強度をそれほど向上させることはできない。
本発明に係る半導体装置は、上記配線パターンの辺が、上記接続部において、上記配線パターンの延びる方向に平行でない部分を含んでいてもよい。
このように、接続部が配線パターンの延びる方向に平行でない辺を含んでいれば、接続部が突起電極に沈み込むようにして接続された場合に、接続部を引っ掛け部として用いて、接続部と突起電極との接合を強固なものにできる。
一方、接続部の形状が接続部に隣接する箇所と同じであれば、接続部と突起電極との間に引っかかりができない。
なお、上述の半導体装置を、上記配線パターンの上記接続部における辺の形状は、その辺を区分した部分に平行である独立した方向が、少なくとも2以上ある構成である、と表現することもできる。
本発明に係る半導体装置は、上記構成において、上記配線パターンの接続部は、上記配線パターンの幅が少なくとも一部において細くなるように設けられていてもよい。
このように、一部の配線パターンの幅を細く、狭くして、接続部を引っ掛け部として用いて、接続部と突起電極との接合を強固なものにできる。
本発明に係る半導体装置は、上記構成において、上記配線パターンの接続部は、上記配線パターンの幅が、上記半導体素子の搭載される領域の外周側より中心側で細くなるように設けられている。
このように、配線パターンの幅を、半導体素子の搭載される領域の外周側より中心側で細くなるようにしてもよい。これにより、接続部を引っ掛け部として用いて、接続部と突起電極との接合を強固なものにできる。
なお、上述の半導体装置を、以下のように表現することもできる。すなわち、配線パターンを複数配置した薄膜の絶縁テープと、前記配線パターンと電気的に接続された半導体素子とを備えた半導体装置であり、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続した半導体装置において、前記半導体素子の突起電極と接続される前記絶縁テープの配線パターンの幅が、前記半導体素子の突起電極の途中部分で、前記半導体素子の外周側より中心側で細くなっており、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続すると共に前記絶縁性樹脂を硬化する際に、前記絶縁テープの配線パターンが、配線パターンの前記した形状、幅で、前記半導体素子の突起電極に沈み込む、あるいは一部を押しつぶして接続される構成のCOF半導体装置である、と表現することもできる。
本発明に係る半導体装置は、上記構成において、上記接続部は、上記半導体素子の突起電極に対向する領域にわたる上記配線パターンの長さに対する、上記配線パターンの幅が細くなっている部分の長さの割合が、1/3以上2/3以下であることを特徴としている。
この構成であれば、突起電極と配線パターンの接続部とを接合する際に、位置ずれが発生した場合であっても、配線パターンの細幅部を、半導体素子の突起電極に接しやすいようにできる。例えば、上述の割合が1/3程度より小さいと、位置ずれによって、細幅部が突起電極の外側になってしまうことも考えられ、得られる効果が小さくなる。また、上述の割合が2/3程度より大きいと、配線パターンの幅の広い部分が突起電極に沈み込む面積が小さくなり、接続強度が減少する。
なお、上記構成を、前記絶縁テープの配線パターンの幅が細くなっている長さが、前記半導体素子の突起電極の長さの1/3〜2/3程度である構成である、と表現することもできる。
本発明の参考例に係る半導体装置は、上記配線パターンの接続部は、上記半導体素子の突起電極に対向する領域の途中までのみ上記配線パターンが延びている形状である。
このようにして、配線パターンの先端を含む領域を、半導体素子の突起電極に対向する領域に含めるように配置してもよい。この構成であっても、接続部を引っ掛け部として用いることができ、接続部と突起電極との接合を強固なものにできる。
上記参考例に係る半導体装置は、上記構成において、上記絶縁テープにおいて、上記半導体素子の搭載される領域の外周側より中心側に向かって上記配線パターンを配置しており、上記接続部における、上記配線パターンの向かう方向の先端部は、互いに向かい合う上記配線パターン同士の向かい合う先端間の距離が、対応する上記半導体素子の突起電極間の距離より長くなっている構成である。
この構成であれば、絶縁テープの配線パターンが、半導体素子の突起電極の半導体素子中心側の一部を残して突起電極に沈み込む。このようにすれば、各接続部が、半導体素子の外周から中心側に向かうように配置されるので、接合をさらに強固なものにできる。
なお、上述の半導体装置を、以下のように表現することもできる。すなわち、配線パターンを複数配置した薄膜の絶縁テープと、前記配線パターンと電気的に接続された半導体素子とを備えた半導体装置であり、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続した半導体装置において、前記絶縁テープの配線パターンの向かい合う先端間の距離が、対応する前記半導体素子の突起電極間の距離より長く、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続すると共に前記絶縁性樹脂を硬化する際に、前記絶縁テープの配線パターンが、前記半導体素子の突起電極の半導体素子中心側の一部を残して突起電極に沈み込む、あるいは押しつぶして接続されることを特徴とするCOF半導体装置である、と表現することもできる。
上記参考例に係る半導体装置は、上記構成において、上記接続部は、上記半導体素子の突起電極に対向する領域にわたる上記配線パターンの長さに対する、上記配線パターンが延びている部分の長さの割合が、1/3以上2/3以下程度である。
この構成であれば、突起電極と配線パターンの接続部とを接合する際に、位置ずれが発生した場合であっても、配線パターンの先端部を、半導体素子の突起電極に接するようにできる。例えば、上述の割合が2/3程度より大きいと、位置ずれによって、先端部が突起電極の外側になってしまうことも考えられ、得られる効果が小さくなる。また、上述の割合が1/3程度より小さいと、配線パターンの幅の広い部分が突起電極に沈み込む面積が小さくなり、接続強度が減少する。
なお、上記構成を、前記絶縁テープの配線パターンが前記半導体素子の突起電極に沈み込む、あるいは押しつぶして接続される長さが、前記半導体素子の突起電極の長さの1/3〜2/3程度である構成である、と表現することもできる。
本発明に係る半導体装置は、上記構成において、上記絶縁テープの配線パターンは、幅の広い部分における幅が、上記半導体素子の突起電極の幅より小さいことを特徴としている。
このように、配線パターンの広い部分における幅が、半導体素子の突起電極の幅より小さい構成であれば、例えば配線パターンの形状を接続部において他の箇所と異ならせた場合に、異ならせない場合と比較して、配線パターンと突起電極との接続面積を増やすことができる。これにより、接合強度を向上できる。
なお、上記構成を、前記絶縁テープの配線パターンの広い部分の幅が、前記半導体素子の突起電極の幅より小さい構成である、と表現することもできる。また、上記構成を、前記半導体素子の突起電極と接続される側の前記絶縁テープの配線パターンの幅が、前記半導体素子の突起電極の幅より小さい構成である、と表現することもできる。
本発明に係る半導体装置は、上記構成において、上記絶縁テープの配線パターンは、幅の広い部分における幅が、上記半導体素子の突起電極の幅と同じ、または広いことを特徴としている。
この構成であれば、配線パターンの幅が突起電極の幅より広い場合であっても、本発明に係る構成を適用できる。
ここで、絶縁テープに配線パターンを配置するとき、場合によっては配線パターンの幅を十分に細く仕上げることができない場合がある。上記構成によれば、このような場合であっても本発明に係る構成を適用して、接合強度を向上できる。
なお、上記構成を、前記絶縁テープの配線パターンの広い部分の幅が、前記半導体素子の突起電極の幅と同じ、あるいは大きい構成である、と表現することもできる。また、上記構成を、前記半導体素子の突起電極と接続される側の前記絶縁テープの配線パターンの幅が、前記半導体素子の突起電極の幅と同じ、あるいは大きい構成である、と表現することもできる。
本発明に係る半導体装置は、上記構成において、上記絶縁性樹脂が導電性粒子を含んでいることを特徴としている。
半導体素子の突起電極と配線パターンの接続部との電気的接続をより確実なものにできる。なお、上記構成を、予め前記絶縁性樹脂中に導電性粒子を分散させている構成である、と表現することもできる。
本発明に係る半導体装置の製造方法は、上記課題を解決するために、複数の配線パターンが配置された絶縁テープと、上記配線パターンを介して上記絶縁テープと電気的に接続される突起電極を含む半導体素子とを備えた半導体装置の製造方法において、上記絶縁テープの配線パターンにおける、上記半導体素子の突起電極に対向する領域に、上記半導体素子の突起電極を変形させながら上記突起電極に沈み込むようにして接続されるための接続部を設けるとともに、上記半導体素子と上記絶縁テープとの間に絶縁性樹脂を配置する準備ステップと、上記絶縁テープの配線パターンにおける上記接続部を、上記絶縁性樹脂を押しのけ、上記半導体素子の突起電極に沈み込むようにして上記突起電極と接続させる接続ステップとを含んでおり、上記接続部は、上記配線パターンの幅が、上記半導体素子の搭載される領域の外周側より中心側で細くなるよう設けられており、上記接続部における上記配線パターンの細くなっている部分の長さの割合は、上記半導体素子の突起電極に対向する領域にわたる上記配線パターンの長さに対して、1/3以上2/3以下であることを特徴としている。
この製造方法によれば、上述の半導体装置を製造することができ、上述と同様の効果を得ることができる。この半導体装置の製造方法を用いてCOF半導体装置を製造することができる。また、このCOF半導体装置を用いて半導体モジュール装置を製造することができる。
本発明に係る半導体装置の製造方法は、上記構成において、上記接続ステップを、上記絶縁テープを加熱により熱膨張させた状態で行うことを特徴としている。
この構成であれば、絶縁性樹脂を加熱硬化させ、常温に冷却した後には、絶縁テープの熱収縮と絶縁性樹脂の硬化収縮により、半導体素子の突起電極と絶縁テープの配線パターンの接続部とをより強固に固定(接続)できる。
なお、上記構成の半導体装置の製造方法を、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続する際に、前記絶縁テープが加熱により熱膨張した状態の位置で接続すると共に、前記絶縁性樹脂を加熱硬化させており、常温に冷却された後には、前記絶縁テープの熱収縮と前絶縁性樹脂の硬化収縮により、前記半導体素子の突起電極と前記絶縁テープの配線パターンとの接続部がより強固に固定(接続)される構成のCOF半導体装置の製造方法である、と表現することもできる。
以上のように、半導体素子の突起電極と絶縁テープの配線パターンとを接続すると共に絶縁性樹脂を硬化する際に、絶縁テープの配線パターンが、配線パターンの前記した形状、幅で、半導体素子の突起電極に沈み込む、あるいは一部を押しつぶして接続しており、比較的強固な接続が確保できる。このため、従来のNCP等に比較して、半導体素子の突起電極と絶縁テープの配線パターンとの接続信頼性、及び歩留まりを、従来TCP並に向上することができる。
また、上述のように接続、封止されたCOFは、配線パターンを複数配置した薄膜の絶縁テープと、前記配線パターンと電気的に接続された半導体素子とを備え、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続した半導体装置であり、前記半導体素子の突起電極と前記薄膜絶縁テープの配線パターンとの接続信頼性、及び歩留まりを向上する為に、前記半導体素子の突起電極や前記絶縁テープの配線パターンの材質、メッキ仕様に関わらず、前記半導体素子の突起電極と接続される前記絶縁テープの配線パターンの幅が、前記半導体素子の突起電極の途中部分(突起電極の長さの1/3〜2/3程度)で、前記半導体素子の外周側より中心側で細くなっており、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続すると共に前記絶縁性樹脂を硬化する際に、前記絶縁テープの配線パターンが、配線パターンの前記した形状、幅で、前記半導体素子の突起電極に沈み込む、あるいは一部を押しつぶして接続されること、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続する際に、前記絶縁テープが加熱により熱膨張した状態の位置で接続すると共に、前記絶縁性樹脂を加熱硬化させており、常温に冷却された後には、前記絶縁テープの熱収縮と前絶縁性樹脂の硬化収縮により、前記半導体素子の突起電極と前記絶縁テープの配線パターンとの接続部がより強固に固定(接続)されることを特徴としている。
また、上述の構成によれば、上記の半導体素子の突起電極や前記絶縁テープの配線パターンの材質、メッキ仕様に関わらず、前記半導体素子の突起電極と接続される前記絶縁テープの配線パターンの幅が、前記半導体素子の突起電極の途中部分(突起電極の長さの1/3〜2/3程度)で、前記半導体素子の外周側より中心側で細くなっており、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続すると共に前記絶縁性樹脂を硬化する際に、前記絶縁テープの配線パターンが、配線パターンの前記した形状、幅で、前記半導体素子の突起電極に沈み込む、あるいは一部を押しつぶして接続されること、前記半導体素子と前記絶縁テープとの間に絶縁性樹脂を介在させ、前記半導体素子の突起電極と前記絶縁テープの配線パターンとを接続する際に、前記絶縁テープが加熱により熱膨張した状態の位置で接続すると共に、前記絶縁性樹脂を加熱硬化させており、常温に冷却された後には、前記絶縁テープの熱収縮と前絶縁性樹脂の硬化収縮により、前記半導体素子の突起電極と前記絶縁テープの配線パターンとの接続部がより強固に固定(接続)されることによって、前記半導体素子の突起電極と前記薄膜絶縁テープの配線パターンとの接続信頼性、及び歩留まりを従来TCP並に向上することができる。
以上のように、本発明に係る半導体装置は、絶縁テープの配線パターンにおける、半導体素子の突起電極に対向する領域に、上記半導体素子の突起電極を変形させながら上記突起電極に沈み込むようにして接続されるための接続部を設けるとともに、上記半導体素子と上記絶縁テープとの間に絶縁性樹脂を配置しており、上記絶縁テープの配線パターンにおける上記接続部が、上記絶縁性樹脂を押しのけ、上記半導体素子の突起電極に沈み込むようにして上記突起電極と接続されており、上記接続部は、上記配線パターンの幅が、上記半導体素子の搭載される領域の外周側より中心側で細くなるよう設けられており、上記接続部における上記配線パターンの細くなっている部分の長さの割合は、上記半導体素子の突起電極に対向する領域にわたる上記配線パターンの長さに対して、1/3以上2/3以下である構成である。
この構成であれば、配線パターンの接続部と半導体素子の突起電極との接合強度を高め、かつ突起電極と配線パターンの接続部とを接合する際に、位置ずれが発生した場合であっても、配線パターンの細幅部を、半導体素子の突起電極に接しやすいようにできる。
本発明の実施の形態について、図面に基づいて説明すると以下の通りである。
本実施形態のCOF(Chip On Film、半導体装置)10は、例えば図2(d)に示すように、フィルムとしての絶縁テープ1上に半導体素子3を備えて、互いを接合した構成である。
より詳細には、COF10の絶縁テープ1は、図2(a)〜(d)に示すように、基板としての絶縁テープ1の上に配線パターン2を設けた構成である。
本実施形態の絶縁テープ1は、ポリイミド系絶縁テープである。この絶縁テープ1は、柔軟性が高く、自由に折り曲げることが可能である。絶縁テープ1は、例えば15,20,25,38,40μm等のうちのいずれかの厚みを有する薄膜である。この絶縁テープ1を基材のテープキャリアとし、テープ表面に配線パターン2が設けられる。なお、絶縁テープ1には、半導体素子3を搭載するための開口部は設けない。
この配線パターン2は、例えば銅箔パターンである。銅箔パターンの表面に、図示しない錫メッキや金メッキが施されている。配線パターン2は、絶縁テープ1の厚み、及び
配線パターンのピッチに対応して、例えば5,8,9,12,18μm等のうちのいずれかの厚みを有している。
そして、図2(a)に示すように、配線パターン2のうち、半導体素子3を搭載する際に突起電極6と対向し、突起電極6に接続される領域を、接続部4とする。
また、配線パターン2において、接続部4よりも外側には、ソルダーレジスト5を塗布する。なお、より詳細には、このソルダーレジスト5は、半導体素子との接続のための接続部4を避けるだけでなく、絶縁テープ1上の配線パターン2のうち、図示しない外部接続用コネクタ部をも避けるように塗布される。この外部接続用コネクタ部には、図示しない液晶パネルやプリント基板などが接続される。これによって、半導体素子3と配線パターン2との不必要な接触、その他接触を避けて、所望の絶縁状態を確保する。
図2(b)に示すように、配線パターン2の接続部4を覆うように、絶縁性樹脂7を塗布する。
図2(c)に示すように、配線パターン2の接続部4には、半導体素子3の突起電極(バンプ)6を対向させ、図示しないパルス加熱ツールを用いて、D1方向に加圧する。ここで、パルス加熱ツールとは、例えば常温で荷重をかけた状態で加熱し、加熱終了後に荷重を緩めるものである。矢印D1は、加圧した状態で加熱することを示すものである。
なお、本実施形態においては、目安として250×10-4gf/um2以上の、高荷重での加圧を行う。この加圧における荷重の値は、配線パターン2の幅、突起電極6の硬度、絶縁性樹脂7の粘度や硬化特性、等により、最適な値が変わる。この為、ここで特定した数値は目安程度のものである。
図2(d)に示すように、加圧した状態で230〜250℃程度に加熱し、半導体素子3を絶縁性テープ1の表面上に接合・搭載する。これによって、半導体素子3の突起電極6が、絶縁テープ1の表面上に配置された配線パターン2の対応する接続部4と、電気的に接続される。そして、絶縁性樹脂7の熱硬化によって、半導体素子3が封止される。その後、パルス加熱ツールの温度を常温付近まで下げた後、加圧を解除する。
なお、パルス加熱ツールの代わりにコンスタント加熱ツールを使用しても問題はない。コンスタント加熱ツールは、一定温度に加熱したツールで加熱しながら荷重をかけ、加熱した状態で荷重を緩める製造方法である。コンスタント加熱ツールは、生産性に優れている。
ここで、図2(a)〜(d)は図1に示すA−A’線断面であるが、このうち図2(d)に示すように、本実施形態においては、対向配置して接合する突起電極6と配線パターン2とのうち、主として突起電極6の側が変形する。突起電極6が押しつぶされて、突起電極6に配線パターン2が沈み込むような状態となる。なお、この際に、突起電極6と配線パターン2との間にある絶縁性樹脂7は、押し出されて、突起電極6と配線パターン2との間に残留しないよう、除去される。絶縁性樹脂7は、半導体素子3の下から押し出されて、半導体素子3側面にフィレットを形成する。
以上のように、本実施形態のCOF10は、絶縁テープ1と半導体素子3との間に絶縁性樹脂7を配置して、絶縁テープ1の配線パターン2に設けた接続部4が、絶縁性樹脂7を押しのけ、半導体素子3の突起電極6に沈みこむようにして突起電極6と接続されている構成である。
したがって、突起電極6を変形させるように接続して、配線パターン2と突起電極6との接続を強固にできる。また、絶縁テープ1と半導体素子3との間に絶縁性樹脂7を介在させるので、絶縁テープ1の配線パターン2と半導体素子3との、望まない位置での接触を防止できる。また、230〜250℃程度の加熱で十分であり、400℃以上の高温にする必要がないため、配線パターン2の伸縮が小さく、累積寸法ずれを生じにくい。
以上の構成によって、上述の従来技術による、熱圧着による接合方法とNCP等低温による接合方法の問題点を同時に解決することができる。なお、上述した特許文献2、特許文献3のような従来技術には、配線パターンの幅、突起電極への配線パターンの沈み込み等については、特に示されていない。
ここで、COF10の絶縁テープ1の平面図を図1に示す。図1に示すように、絶縁テープ1のうち、図示しない半導体素子3が搭載される領域(搭載領域)8aには、ソルダーレジスト5は塗布されていない。図示しない半導体素子3の突起電極6と対向する領域(対向領域)8bに含まれる、絶縁テープ1の配線パターン2の部分が、接続部4である。この接続部4は、幅がその途中部分から変化している形状である。より詳細には、配線パターン2の接続部4は、半導体素子3における外周側よりも中心側の方が、幅の細い形状となっている。
この構成であれば、図2(d)に示すように配線パターン2が突起電極6に沈み込んだ場合に、例えば配線パターン2の幅が一定である場合と比較して、配線パターン2が突起電極6に沈み込む形状が複雑なものであるので、接続をさらに強固にできる。
また、絶縁テープ1において、半導体素子3の搭載される領域の外周側より中心側に向かって配線パターン2を配置しているので、突起電極6に対して接続部4が半導体素子3の中心側に向かって位置決めする形状となる。
より詳細には、図3に示すように、絶縁テープ1上で、配線パターン2の幅が細くなっている領域の長さXは、半導体素子3の突起電極6の領域の長さYに対して、Y/3≦X≦2Y/3程度とすることが好ましい。このようにすれば、突起電極6と配線パターン2の接続部4とを接合する際に、位置ずれが発生した場合であっても、配線パターン2の細幅部を、半導体素子3の突起電極6に接しやすいようにできる。例えば、長さXが長さYの1/3程度より小さいと、上述の効果が小さくなる。また、長さXが長さYの2/3程度より大きいと、配線パターン2の幅の広い部分が沈み込む面積が小さくなり、接続強度が減少する。
また、本実施形態のCOF10は、230〜250℃程度の低温による接合技術を用いて製造されている。このため、接合の際に、接続部4を含む配線パターン2の伸縮を小さくできる。したがって、配線パターン2の累積寸法ずれによる、接続不良の発生を少なくできる。
また、伸縮が生じた場合等に、配線パターン2が変形したとしても、配線パターン2と半導体素子3との間に絶縁性樹脂7が介在するため、配線パターン2と半導体素子3との接触の可能性を非常に少なくできる。したがって、エッジタッチ(接触不良)を防止できる。
ここで、上述した従来のNCP等によるCOFは、加圧による接触と樹脂の硬化収縮のみで接続されている。このため、半導体素子の突起電極と絶縁テープの配線パターンとの接続信頼性があまり良いものではない。
一方、本実施形態のCOF10の構成によれば、比較的強固な接続が確保できるため、従来のNCP等に比較して、半導体素子3の突起電極6と絶縁テープ1の配線パターン2との接続信頼性、及び歩留まりを、従来TCP並に向上することができる。
なお、配線パターン2の伸縮量に影響を及ぼす要因は、温度だけではなく、配線パターンの幅、配線パターン2のピッチ、配線パターン間のスペース、絶縁テープの材質、厚み、吸湿量、予備加熱の有無、予備加熱を含む加熱時間、等影響する要因は非常に多い。このため、従来の構成と本実施形態の構成とを、数値を用いて比較するのは困難である。
〔変形例〕
上述の実施の形態の変形例について説明する。上述の実施の形態においては、加圧した後で、(低温)加熱し、硬化させるという製造手順のCOF10について説明したが、本願はこれに限るものではない。以下に説明するように、COF10aは、加熱により膨張した後で加圧し、硬化させるという手順で製造してもよい。なお、本変形例のCOF10aは、上述の実施の形態と製造手順以外の構成は同じである。例えば、本変形例のCOF10aは、図1に示す構成を有している。このため、以下では同じ機能を有する部材、手段には同じ符号を付して参照し、説明は省略する。
まず図2(a)と同様の図4(a)、図2(b)と同様の図4(b)に示すように、絶縁テープ1上に配線パターン2を配置し、接続部4を設け、ソルダーレジスト5を塗布して、絶縁性樹脂7を塗布する。
次に、本変形例においては、図4(c)に示すように、矢印D2のような加熱方向で加熱した状態で、半導体素子3の突起電極6を配線パターン2の接続部4に対向させ、位置合わせする。この状態においては、絶縁テープ1、配線パターン2が、矢印D3にて示すように熱膨張しており、突起電極6と配線パターン2とは、その膨張した位置に位置合わせされる。
続けて、図4(d)に示すように、半導体素子3を矢印D1方向に加圧した状態で加熱する。これにより、突起電極6と配線パターン2とは、絶縁テープ1が熱膨張した位置で接続される。
また、加熱の進行により、絶縁性樹脂7が加熱硬化される。
その後、図4(e)に示すように、常温で冷却する。これによって、絶縁テープ1の熱収縮と絶縁性樹脂7の硬化収縮が、矢印D4、矢印D5の方向にそれぞれ生ずる。配線パターン2は図1に示す接続部4の構成であり、この接続部4は対向する突起電極6に沈み込むように接続される。このため、本変形例のCOF10aでは、図4(e)に示す矢印D4、矢印D5の方向に力が生ずることにより、半導体素子3の突起電極6と絶縁テープ1の配線パターン2とが、接続部4においてさらに強固に固定(接続)される。すなわち、接続部4の形状が引っ掛かり形状となっており、接続強度を高めることができる。したがって、接続信頼性、歩留まりを更に向上することができる。
参考例1
上述の実施の形態において示したCOF10の変形例である参考例について説明する。上述の実施の形態においては、配線パターン2の形状が、半導体素子3の突起電極6に対向する部分の途中で幅が変化している形状であった。より詳細には、配線パターン2の幅が、半導体素子の外周側より中心側で細くなっている形状であった。
しかしながら、本参考例に示すように、配線パターンは、半導体素子3の突起電極6に対向する領域の途中までしか設けられていない構成であってもよい。すなわち、図5に示すように、配線パターン2の先端部を対向領域8bに配置する構成であってもよい。以下では、上述の実施の形態と同じ機能を有する部材、手段には同じ符号を付して参照し、説明は省略する。
本参考例のCOF10bの絶縁テープ1は、図5に示すように、絶縁テープ1上の配線パターン2aを、対応する半導体素子3の突起電極6間の距離よりも、向かい合う先端間の距離が長くなるようにした構成である。
このCOF10b製造の手順について、図6(a)〜(d)に基づいて説明する。
まず図2(a)と同様の図6(a)、図2(b)と同様の図6(b)に示すように、絶縁テープ1上に上記構成の配線パターン2aを配置し、接続部4aを設け、ソルダーレジスト5を塗布して、絶縁性樹脂7を塗布する。
そして、図6(c)に示すように、配線パターン2aの接続部4aには、半導体素子3の突起電極(バンプ)6を対向させ、図示しないパルス加熱ツールを用いて矢印D1方向に加圧する。
図6(d)に示すように、加圧した状態で230〜250℃程度に加熱し、半導体素子3を絶縁性テープ1の表面上に接合・搭載する。これによって、半導体素子3の突起電極6が、絶縁テープ1の表面上に配置された配線パターン2aの対応する接続部4aと、電気的に接続される。そして、絶縁性樹脂7の熱硬化によって、半導体素子3が封止される。その後、パルス加熱ツールの温度を常温付近まで下げた後、加圧を解除する。
図7に示すように、図6(d)に示すB−B’線断面においては、突起電極6に配線パターン2aの接続部4aが沈みこんだ構成となる。
以上のように、本参考例のCOF10bにおいては、図5に示すように、絶縁テープ1上の配線パターン2aの接続部4aが、半導体素子3の突起電極6と対向する領域の途中までのみ設けられている形状である。この形状であれば、配線パターン2aの接続部4aが突起電極6に沈み込んだ場合に、配線パターン2aの接続部4aと突起電極6との接触面積として、所定の面積を確保できる。このため、配線パターン2aの接続部4aと突起電極6との接続を、所定の強固な接続にできる。
また、絶縁テープ1において、半導体素子3の搭載される領域の外周側より中心側に向かって配線パターン2aを配置しているので、突起電極6に対して接続部4aが半導体素子3の中心側に向かって位置決めする形状となる。
また、より詳細には、図8に示すように、半導体素子3の突起電極6の領域の長さZに対して、配線パターン2aの接続部4aを設けない部分の長さWは、Z/3≦W≦2Z/3程度とすることが好ましい。このようにすれば、突起電極6と配線パターン2aの接続部4aとを接合する際に、位置ずれが発生した場合であっても、配線パターン2aの先端部が、半導体素子3の突起電極6に接するようにできる。例えば、長さWが長さZの1/3程度より小さいと、上述の効果が小さくなる。また、長さWが長さZの2/3程度より大きいと、配線パターン2aの接続部4aが沈み込む面積が小さくなり、接続強度が減少する。
参考例2
他の変形例である参考例について説明する。本参考例は、上述の参考例1に対する変形例である。上述の実施の形態においては、配線パターン2aの幅が、半導体素子3の突起電極6に対向する部分よりも細い形状である場合について説明したが、これに限るものではない。
すなわち、図9に示すように、配線パターン2aにおける接続部4cの幅が、半導体素子3の突起電極6に対向する部分よりも太い形状であってもよい。この図9は、参考例1における図6(d)のB−B’線断面に相当する。なお、以下では、上述の実施の形態と同じ機能を有する部材、手段には同じ符号を付して参照し、説明は省略する。
このように、配線パターン2aの幅が太い形状であっても、配線パターン2aが、半導体素子3の突起電極6と対向する領域の途中までのみ設けられているので、配線パターン2aが突起電極6に沈み込んだ場合に、配線パターン2aの接続部4cと突起電極6との接続状態として、所定の強度を確保できる。したがって、配線パターン2aと突起電極6との接続を、所定の強固な接続にできる。
すなわち、絶縁テープの配線パターン2aが、半導体素子の突起電極6の内、半導体素子中心側の一部を残して突起電極に沈み込む、あるいは押しつぶして接続されているので、突起電極の幅より配線パターン2aの幅が大きい場合でも、図5に示す配線パターン2aのように幅が小さい場合と同等の接続信頼性を得ることができる。
ここで、絶縁テープ1の配線パターン2aの幅を細く仕上げることが難しい場合がある。例えば、FPC(Flexible Printed Circuits)メーカのエッチング技術では、絶縁テープ1の配線パターン2aの幅を細く仕上げることが難しいため、半導体素子の突起電極の幅より配線パターン2aの幅が大きくなる場合が考えられる。そのような場合に、本変形例の構成を用いれば、接続を強固にしたCOF10cを得ることができる。
なお、従来のTCPのテープメーカでは、配線パターンの幅を細くする点について問題はない。一方、従来のNCP等は、加圧による接触と樹脂の硬化収縮のみで接続されているため、突起電極の幅より配線パターンの幅が大きい場合には、接続信頼性がさらに低いものとなる。
参考例3
さらに他の変形例である参考例について説明する。本参考例は、上述の参考例1に対する変形例である。本参考例に示すように、半導体素子3と絶縁テープ1との間に塗布する絶縁性樹脂7aには、導電性粒子14を分散させてもよい。以下では、上述の実施の形態と同じ機能を有する部材、手段には同じ符号を付して参照し、説明は省略する。
すなわち、図6(a)と同様の図10(a)に示すように、絶縁テープ1上に配線パターン2aを配置し、接続部4aを設け、ソルダーレジスト5を塗布する。
そして、図10(b)に示すように、導線性粒子14を分散させた絶縁性樹脂7aを塗布する。導電性粒子14の材質は、特に限定されるものではない。例えば、導電性粒子14として、金コート樹脂粒子、ニッケル粒子等を用いることができる。
その後、図10(c)に示すように、配線パターン2aの接続部4aに半導体素子3の突起電極(バンプ)6を対向させ、図示しないパルス加熱ツールを用いて矢印D1方向に加圧する。図10(d)に示すように、加圧した状態で230〜250℃程度に加熱し、半導体素子3を絶縁性テープ1の表面上に接合・搭載する。これによって、半導体素子3の突起電極6が、絶縁テープ1の表面上に配置された配線パターン2aの対応する接続部4aと、電気的に接続される。そして、絶縁性樹脂7の熱硬化によって、半導体素子3が封止される。その後、パルス加熱ツールの温度を常温付近まで下げた後、加圧を解除する。
上述の具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、本発明はそのような具体例にのみ限定して狭義に解釈されるべきものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、実施の形態、変更した形態、および各変形例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても、本発明の技術的範囲に含まれる。
本発明に係る半導体装置は、接続信頼性および歩留まりを向上できるので、低コストで生産でき、大量生産用の半導体装置として利用できる。
本発明の一実施形態に係る半導体装置の絶縁テープを示す平面図である。 (a)は図1に示す平面図のA−A’線断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図である。 図1の一部を拡大して示す平面図である。 (a)は図2に示す半導体装置の一変形例を示す断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図であり、(e)はさらに異なる状態を示す断面図である。 上記半導体装置の参考例の絶縁テープを示す平面図である。 (a)は図5に示す平面図のA−A’線断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図である。 上記半導体装置の図6(d)に示すB−B’線断面図である。 図5の一部を拡大して示す平面図である。 図7とは異なる半導体装置の参考例の断面図である。 (a)は図6に示す半導体装置の変形例である参考例を示す断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図である。 (a)は従来の半導体装置の一例を示す断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図であり、(e)はさらに異なる状態を示す断面図である。 従来の半導体装置の一例の絶縁テープを示す平面図である。 (a)は従来の半導体装置の他の一例を示す断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図である。 (a)は従来の半導体装置のさらに他の一例を示す断面図であり、(b)は(a)とは異なる状態を示す上記半導体装置の断面図であり、(c)はさらに異なる状態を示す断面図であり、(d)はさらに異なる状態を示す断面図である。
符号の説明
1 絶縁テープ
2、2a 配線パターン
3 半導体素子
4、4a、4b 接続部
5 ソルダーレジスト
6 突起電極(バンプ)
7、7a 絶縁性樹脂
8a 搭載領域
8b 対向領域
10、10a、10b、10c、10d 半導体装置
14 導電性粒子
D1 加圧方向、及び加熱方向
D2 加熱方向
D3 熱膨張方向
D4 収縮方向
D5 硬化収縮方向

Claims (7)

  1. 複数の配線パターンが配置された絶縁テープと、上記配線パターンを介して上記絶縁テープに電気的に接続される突起電極を含む半導体素子とを備えた半導体装置において、
    上記絶縁テープの配線パターンにおける、上記半導体素子の突起電極に対向する領域に、上記半導体素子の突起電極を変形させながら上記突起電極に沈み込むようにして接続されるための接続部を設けるとともに、上記半導体素子と上記絶縁テープとの間に絶縁性樹脂を配置しており、
    上記絶縁テープの配線パターンにおける上記接続部が、上記絶縁性樹脂を押しのけ、上記半導体素子の突起電極に沈み込むようにして上記突起電極と接続されており、
    上記接続部は、上記配線パターンの幅が、上記半導体素子の搭載される領域の外周側より中心側で細くなるよう設けられており、
    上記接続部における上記配線パターンの細くなっている部分の長さの割合は、上記半導体素子の突起電極に対向する領域にわたる上記配線パターンの長さに対して、1/3以上2/3以下であることを特徴とする半導体装置。
  2. 上記絶縁テープの配線パターンは、幅の広い部分における幅が、上記半導体素子の突起電極の幅より小さいことを特徴とする請求項1に記載の半導体装置。
  3. 上記絶縁テープの配線パターンは、幅の広い部分における幅が、上記半導体素子の突起電極の幅と同じ、または広いことを特徴とする請求項1または2に記載の半導体装置。
  4. 上記絶縁性樹脂が導電性粒子を含んでいることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
  5. 複数の配線パターンが配置された絶縁テープと、上記配線パターンを介して上記絶縁テープと電気的に接続される突起電極を含む半導体素子とを備えた半導体装置の製造方法において、
    上記絶縁テープの配線パターンにおける、上記半導体素子の突起電極に対向する領域に、上記半導体素子の突起電極を変形させながら上記突起電極に沈み込むようにして接続されるための接続部を設けるとともに、上記半導体素子と上記絶縁テープとの間に絶縁性樹脂を配置する準備ステップと、
    上記絶縁テープの配線パターンにおける上記接続部を、上記絶縁性樹脂を押しのけ、上記半導体素子の突起電極に沈み込むようにして上記突起電極と接続させる接続ステップとを含み、
    上記接続部は、上記配線パターンの幅が、上記半導体素子の搭載される領域の外周側より中心側で細くなるよう設けられており、
    上記接続部における上記配線パターンの細くなっている部分の長さの割合は、上記半導体素子の突起電極に対向する領域にわたる上記配線パターンの長さに対して、1/3以上2/3以下であることを特徴とする半導体装置の製造方法。
  6. 上記接続ステップを、上記絶縁テープを加熱により熱膨張させた状態で行うことを特徴とする請求項5に記載の半導体装置の製造方法
  7. 上記接続ステップにおいて、上記絶縁テープを加熱して接続させた後に、常温に冷却して、絶縁テープの熱収縮と上記絶縁性樹脂の硬化収縮により、上記接続部が強固に固定されることを特徴とする請求項に記載の半導体装置の製造方法
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070087481A1 (en) * 2005-10-19 2007-04-19 Himax Technologies, Inc. Underfill aiding process for a tape
JP2007158081A (ja) * 2005-12-06 2007-06-21 Shinko Electric Ind Co Ltd 実装基板および半導体装置
JP5076315B2 (ja) * 2005-12-26 2012-11-21 富士ゼロックス株式会社 配線基板及びフリップチップ実装構造
CN100463158C (zh) * 2006-08-21 2009-02-18 南茂科技股份有限公司 薄膜覆晶封装构造及其多层电路卷带结构
JP5018155B2 (ja) * 2007-03-16 2012-09-05 富士通セミコンダクター株式会社 配線基板、電子部品の実装構造、及び半導体装置
KR100837281B1 (ko) * 2007-05-23 2008-06-11 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
JP2012119368A (ja) * 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
KR102215881B1 (ko) * 2014-02-17 2021-02-17 삼성디스플레이 주식회사 테이프 패키지 및 이를 포함하는 표시 장치
JP6507374B2 (ja) * 2016-04-21 2019-05-08 パナソニックIpマネジメント株式会社 部品圧着装置及び部品圧着方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US227256A (en) * 1880-05-04 Cattle-stanchion
US3733685A (en) * 1968-11-25 1973-05-22 Gen Motors Corp Method of making a passivated wire bonded semiconductor device
JPS60262430A (ja) 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63119552A (ja) * 1986-11-07 1988-05-24 Sharp Corp Lsiチツプ
JPH0777227B2 (ja) 1986-12-16 1995-08-16 松下電器産業株式会社 半導体装置の製造方法
US6828812B2 (en) * 1991-06-04 2004-12-07 Micron Technology, Inc. Test apparatus for testing semiconductor dice including substrate with penetration limiting contacts for making electrical connections
US5541525A (en) * 1991-06-04 1996-07-30 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5495179A (en) * 1991-06-04 1996-02-27 Micron Technology, Inc. Carrier having interchangeable substrate used for testing of semiconductor dies
US5326428A (en) * 1993-09-03 1994-07-05 Micron Semiconductor, Inc. Method for testing semiconductor circuitry for operability and method of forming apparatus for testing semiconductor circuitry for operability
US6414506B2 (en) * 1993-09-03 2002-07-02 Micron Technology, Inc. Interconnect for testing semiconductor dice having raised bond pads
JP2938344B2 (ja) * 1994-05-15 1999-08-23 株式会社東芝 半導体装置
US6037786A (en) * 1996-12-13 2000-03-14 International Business Machines Corporation Testing integrated circuit chips
JPH10262430A (ja) * 1997-03-25 1998-10-06 Yasoji Harada 土壌内付与物供給装置
US6130148A (en) * 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
JPH11251363A (ja) 1998-03-03 1999-09-17 Olympus Optical Co Ltd フリップチップ実装方法及びフリップチップ実装構造
JP3278055B2 (ja) * 1998-06-30 2002-04-30 セイコーインスツルメンツ株式会社 電子回路装置
JP3494940B2 (ja) 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
JP2001223243A (ja) * 2000-02-14 2001-08-17 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3696820B2 (ja) * 2001-10-10 2005-09-21 新光電気工業株式会社 リードフレーム及びその製造方法
JP3582513B2 (ja) * 2001-11-14 2004-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3512772B2 (ja) * 2001-12-26 2004-03-31 Necエレクトロニクス株式会社 半導体装置およびその製造方法
JP3722137B2 (ja) * 2002-08-21 2005-11-30 セイコーエプソン株式会社 半導体装置の実装方法、半導体装置の実装構造、電気光学装置、電気光学装置の製造方法及び電子機器
JP4056424B2 (ja) 2003-05-16 2008-03-05 シャープ株式会社 半導体装置の製造方法

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