JP3736638B2 - 半導体装置、電子モジュール及び電子機器 - Google Patents

半導体装置、電子モジュール及び電子機器 Download PDF

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Description

本発明は、半導体装置及びその製造方法、電子モジュール並びに電子機器に関する。
COF(Chip On Film)の実装形態では、基板に半導体チップが搭載されている。基板と半導体チップは、熱膨張係数が異なるため、基板に形成されたリードと、半導体チップの電極との接合部分にストレスが生じる。ストレスによって、微細なリードは断線しやすくなるので、これを防止することが要求されている。また、基板と半導体チップの熱膨張係数に差があるため、リードと電極が大きくずれると良好な電気的接続が確保できない。
特開平2001−326243号公報
本発明の目的は、リード及び電極の電気的接続の信頼性を高めることにある。
(1)本発明に係る半導体装置は、複数のリードが形成された基板と、
複数の電極を有する面が前記基板に対向するように、前記基板に搭載されてなる半導体チップと、
を有し、
それぞれの前記リードは、いずれかの前記電極と接合される第1の部分と、前記半導体チップとオーバーラップする領域の内側から外側に引き出される第2の部分と、を含み、
前記第2の部分は、屈曲して全体的に前記基板に付着してなる。本発明によれば、第2の部分が屈曲しているので断線しにくくなっている。これにより、リード及び電極の電気的接続の信頼性を高めることができる。
(2)本発明に係る半導体装置は、複数のリードが形成された基板と、
複数の電極を有する面が前記基板に対向するように、前記基板に搭載されてなる半導体チップと、
を有し、
それぞれの前記リードは、いずれかの前記電極と接合される第1の部分と、前記第1の部分から連続的に引き出される第2の部分と、を含み、
前記第2の部分は、屈曲して全体的に前記基板に付着してなる。本発明によれば、第2の部分が屈曲しているので断線しにくくなっている。これにより、リード及び電極の電気的接続の信頼性を高めることができる。
(3)この半導体装置において、
前記複数の電極は、前記半導体チップの一辺に沿って配列され、
それぞれの前記リードは、前記一辺と交差するように配置され、
接合された前記第1の部分及びいずれかの前記電極は、前記第1の部分が前記半導体チップの前記一辺の中央方向にずれるように配置されていてもよい。
(4)この半導体装置において、
前記第2の部分は、前記第1の部分から、前記半導体チップの前記一辺の中央から離れる方向に突出するように屈曲していてもよい。
(5)この半導体装置において、
それぞれの前記リードは、前記第2の部分から連続的に、前記第1の部分とは反対方向に延びる第3の部分をさらに含み、
前記第1及び第3の部分は、1つの直線上を延びるように配置されていてもよい。
(6)この半導体装置において、
それぞれの前記リードは、前記第2の部分から連続的に、前記第1の部分とは反対方向に延びる第3の部分をさらに含み、
前記第1の部分は、第1の直線上を延びるように配置され、
前記第3の部分は、前記第1の直線から前記第2の部分の突出方向に平行にずれた第2の直線上を延びるように配置されていてもよい。
(7)この半導体装置において、
前記複数の電極は、千鳥状に配列されていてもよい。
(8)本発明に係る電子モジュールは、上記半導体装置が取り付けられてなる。
(9)本発明に係る電子機器は、上記半導体装置を有する。
(10)本発明に係る半導体装置の製造方法は、(a)複数のリードが形成された基板と、複数の電極を有する半導体チップと、を加熱すること、
(b)それぞれの前記リードといずれかの前記電極が対向するように、前記半導体チップを前記基板に搭載すること、及び、
(c)前記リードと前記電極とを接合すること、
を含み、
前記基板は、前記半導体チップよりも、線膨張率が大きい材料で形成されており、
前記(a)工程で、前記基板及び前記半導体チップを、それぞれ、加熱前後の長さの変化率が同じになる温度で加熱する。本発明によれば、基板及び半導体チップを、加熱前後の長さの変化率が同じになる温度で加熱するので、リード及び電極のずれを小さくすることができる。これにより、リード及び電極の電気的接続の信頼性を高めることができる。
(11)本発明に係る半導体装置の製造方法は、(a)複数のリードが形成された基板と、複数の電極を有する半導体チップと、を加熱するとともに膨張させること、
(b)それぞれの前記リードの第1の部分といずれかの前記電極が対向するように、前記半導体チップを前記基板に搭載すること、
(c)それぞれの前記リードの前記第1の部分といずれかの前記電極とを接合すること、及び、
(d)前記半導体チップ及び前記基板を放熱させるとともに収縮させること、
を含み、
それぞれの前記リードは、前記第1の部分から連続的に引き出される第2の部分を含み、前記第2の部分の全体が前記基板に付着しており、
前記(d)工程は、
(d)前記半導体チップを前記基板よりも大きい比率で収縮させ、その収縮力によって、いずれかの前記電極に接合された前記第1の部分を介して前記第2の部分に収縮方向の力を加えて、前記第2の部分を屈曲させること、及び、
(d)前記基板を前記半導体チップよりも大きい比率で収縮させ、その収縮力によって、前記基板に付着する前記第2の部分に収縮方向の力を加えて、前記第2の部分を屈曲させることを含む。本発明によれば、第2の部分は、屈曲されるので断線しにくくなっている。これにより、リード及び電極の電気的接続の信頼性を高めることができる。
(12)この半導体装置の製造方法において、
前記複数の電極は、前記半導体チップの一辺に沿って配列され、
前記(b)工程で、前記リードを、前記一辺と交差するように配置し、
前記(d)及び前記(d)で、前記第2の部分に、前記第1の部分から、前記半導体チップの前記一辺の中央から離れる方向に突出する突出部を形成し、
前記突出部は、その突出方向に前記第1の部分から屈曲する第1の屈曲部と、前記突出方向から戻る方向に屈曲する第2の屈曲部と、を含み、
前記(d)工程で、前記第1の屈曲部を形成し、
前記(d)工程で、前記第2の屈曲部を形成してもよい。
(13)この半導体装置の製造方法において、
前記(b)工程で、対向する前記第1の部分及びいずれかの前記電極を、前記第1の部分が前記半導体チップの前記一辺の中央方向にずれるように配置してもよい。
(14)この半導体装置の製造方法において、
対向することになる前記第1の部分及びいずれかの前記電極は、加熱前に、前記第1の部分が前記半導体チップの前記一辺の中央方向にずれるように予め設計されてなり、
前記(a)工程で、前記基板及び前記半導体チップを、それぞれ、加熱前後の長さの変化率が同じになる温度で加熱してもよい。
(15)この半導体装置の製造方法において、
対向することになる前記第1の部分及びいずれかの前記電極は、加熱前に、幅方向の中心が一致するように予め設計されてなり、
前記(a)工程で、前記第1の部分が前記半導体チップの前記一辺の中央方向にずれるように、前記基板及び前記半導体チップを、それぞれ、加熱前後の長さの変化率が異なる温度で加熱してもよい。
以下、本発明の実施の形態を、図面を参照して説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置を説明する図である。図2は、図1に示す半導体装置のII−II線断面の拡大図である。半導体装置は、半導体チップ10を有する。半導体チップ10は、立方体であってもよいし直方体であってもよい。半導体チップ10には集積回路12が形成されている。半導体チップ10は、電極14を有する。複数の電極14が、半導体チップ10の一辺に沿って配列されている。半導体チップ10の一辺に沿って配列された複数の電極14は、千鳥状に配列されていてもよい。電極14は、パッド及びその上に設けられたバンプであってもよい。電極14は、金や銅などの金属で形成されている。複数の電極14は、半導体チップ10の内部に電気的に接続され、2つ以上の電極14(全ての電極14又は全てではないが複数の電極14)は、集積回路12に電気的に接続されている。集積回路12を覆うようにパッシベーション膜16が形成されている。電極14は、パッシベーション膜16から露出するように形成されている。
半導体装置は、基板20を有する。基板20は、フィルムやプレートであってもよい。基板20は、半導体チップ10よりも熱膨張率(例えば線膨張率)が大きい材料で形成されている。基板20は、半導体チップ10よりも熱伝導率が低いなどの理由で、放熱性が低くてもよい。基板20は、ポリイミド樹脂などの樹脂で形成されていてもよいし、樹脂などの有機材料及び無機材料の混合材料で形成されてもよい。
基板20には、複数のリード22が形成されている。リード22は、銅などの金属で形成されている。リード22(例えばその全体)と基板20とは図示しない接着剤によって接着されていてもよいし、接着剤が介在することなくリード22(例えばその全体)が基板20に直接付着していてもよい。基板20は、リード22の延びる方向に平行な線に対して、線対称の形状であってもよい。
基板20に半導体チップ10が搭載されている。半導体チップ10の実装形態は、COF(Chip On Film)であってもよい。半導体チップ10の電極14を有する面が基板20に対向している。半導体チップ10と基板20との間にはアンダーフィル材18が設けられてもよい。リード22と電極14は電気的に接続されている。リード22と電極14は対向している。リード22及び電極14の少なくとも一方は変形していてもよく、リード22及び電極14のいずれか一方が他方に入り込んでいてもよい。リード22は、半導体チップ10の一辺(複数の電極14が配列された一辺)と交差(例えば直交)するように配置される。
リード22の第1の部分24は、電極14と接合される。接合とは、第1の部分24及び電極14の材料からなる金属共晶を形成する接合のみならず、第1の部分24及び電極14間に導電粒子が介在する接合も含む。リード22の第2の部分26は、第1の部分24から連続的に引き出される。第2の部分26は、半導体チップ10とオーバーラップする領域の内側から外側に引き出される。第2の部分26は全体的に基板20に付着している。第2の部分26は屈曲している。リード22の第3の部分28は、第2の部分26から連続的に、第1の部分24とは反対方向に延びる。
図3は、半導体装置において半導体チップ、電極及びリードの位置及び形状を説明する図である。図3において、直線Lは、電極14の中間を通る直線であって複数の電極14のピッチを規定するための直線である。直線Lは、直線Lから、半導体チップ10の一辺の中央方向に平行にずれる直線である。第1の部分24は、直線L上を延びるように配置されている。第2の部分26は、第1の部分24から、直線Lから離れる方向であって直線Lの方向に屈曲し、再び、直線Lの方向に戻るように屈曲している。第2の部分26は、第1の部分24から、直線Lを超えるように延びてもよい。すなわち、第2の部分26は、第1の部分24の電極14からのずれ量(ピッチP)よりも大きく、第1の部分24から突出してもよい。
第2の部分26は、第1の部分24から、半導体チップ10の一辺の中央から離れる方向(図3では右方向)に突出するように屈曲してなる。中央から離れる方向は、半導体チップ10の一辺の両端のうち第1の部分24に近い一方の端部に近づく方向でもある。接合された第1の部分24及び電極14は、第1の部分24が半導体チップ10の一辺の中央方向にずれるように配置されてなる。第2の部分26の突出部30は、電極14の側端(第2の部分26の突出方向の側端)から、直線Lに平行に引いた直線Lを超えないようになっている。すなわち、第2の部分26は、隣同士の電極14の間の領域に達しないので、隣の電極14と接触しないようになっている。
なお、突出部30は、その突出方向に第1の部分24から屈曲する第1の屈曲部32を含む。突出部30は、その突出方向から戻る方向に屈曲する第2の屈曲部34を含む
第3の部分28は、直線L上を延びるように配置されている。電極14と第1の部分24とのピッチPと、第2の部分26の突出部30と第3の部分28とのピッチPとは、
<P
であってもよく、
≦P/2
であってもよい。
本実施の形態によれば、リード22の第2の部分26が屈曲しているので断線しにくくなっている。これにより、リード22及び電極14の電気的接続の信頼性を高めることができる。
次に、本発明の実施の形態に係る半導体装置の製造方法を説明する。図4(A)は、半導体装置の製造に使用する基板と半導体チップの設計上の形状を説明する図である。なお、図4(A)には、基板20は、図1に一点鎖線で囲んだ領域のみが示されており、このことは、以下の図でも同様である。
設計上の半導体チップ10及び電極14についての説明は上述した通りである。一方、設計上のリード22には、上述したような屈曲が形成されていない。また、対向することになる第1の部分24及び電極14は、第1の部分24が半導体チップ10の一辺の中央方向にずれるように予め設計されている。この点は、上述した通りである。
図4(B)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、複数のリード22が形成された基板20と、複数の電極14を有する半導体チップ10と、を加熱する。そして、基板20及び半導体チップ10を膨張させる。ここで、基板20は、半導体チップ10よりも線膨張率が大きい材料で形成されている。例えば基板20が樹脂で形成され、半導体チップ10はシリコンで形成されている。本実施の形態では、半導体チップ10を基板20よりも高温で加熱する。詳しくは、基板20及び半導体チップ10を、それぞれ、加熱前後の長さの変化率が同じになる温度で加熱する。例えば、基板20を100℃程度で、半導体チップ10を400℃程度で加熱する。こうすることで、図4(A)及び図4(B)を比較して明らかなように、設計上の、電極14及びリード22の位置関係を維持することができる。すなわち、対向する第1の部分24及び電極14を、第1の部分24が半導体チップ10の一辺の中央方向にずれるように配置することができる。本実施の形態によれば、基板20及び半導体チップ10を、加熱前後の長さの変化率が同じになる温度で加熱するので、リード22及び電極14の設計上の位置からのずれを小さくすることができる。これにより、リード22及び電極14の電気的接続の信頼性を高めることができる。
本実施の形態では、それぞれのリード22といずれかの電極14が対向するように、半導体チップ10を基板20に搭載する。また、リード22と電極14を接合する。接合には、金属接合を適用してもよいし、接着剤を使用してもよいし、第1の部分24及び電極14間に導電粒子を介在させてもよい。電極14と第1の部分24は固定されていてもよい。
続いて、半導体チップ10及び基板20を放熱させるとともに収縮させる。この工程は、図5及び図6に示す工程を含んでもよい。
図5に示すように、まず、半導体チップ10を基板20よりも大きい比率で収縮させる。その収縮力によって、いずれかの電極14に接合された第1の部分24を介して第2の部分26に収縮方向の力を加える。こうして、第2の部分26を屈曲させる。詳しくは、突出部30(図3参照)の突出方向に第1の部分24から屈曲する第1の屈曲部32を形成する。
その後、図6に示すように、基板20を半導体チップ10よりも大きい比率で収縮させ、その収縮力によって、基板20に付着する第2の部分26に収縮方向の力を加える。こうして、第2の部分26を屈曲させる。詳しくは、突出部30(図3参照)の突出方向から戻る方向に屈曲する第2の屈曲部34を形成する。
本実施の形態に係る半導体装置の製造方法は、上述した半導体装置の説明から導き出すことができるプロセスを含んでもよい。本実施の形態によれば、リード22の第2の部分26は、屈曲されるので断線しにくくなっている。これにより、リード22及び電極14の電気的接続の信頼性を高めることができる。
(第2の実施の形態)
図7は、本発明の第2の実施の形態に係る半導体装置を説明する図である。図7に示す例は、図3に示す例の変形例である。図7において、半導体チップ10及び電極14については、第1の実施の形態で説明した内容が該当する。リード40の第1の部分42は、電極14と接合される。リード40の第2の部分44は、第1の部分42から連続的に引き出される。リード40は、第2の部分44から連続的に、第1の部分42とは反対方向に延びる第3の部分46をさらに含む。第1の部分42は、第1の直線L11上を延びるように配置される。第3の部分46は、第2の直線L12上を延びるように配置されてなる。第2の直線L12は、第1の直線L11から第2の部分44の突出方向に平行にずれた直線である。リード40についてのその他の詳細は、第1の実施の形態で説明したリード22の内容が該当する。
次に、本実施の形態に係る半導体装置の製造方法を説明する。図8(A)は、半導体装置の製造に使用する基板と半導体チップの設計上の形状を説明する図である。
設計上の半導体チップ10及び電極14についての説明は上述した通りである。一方、設計上のリード40には、図7に示す屈曲が形成されていない。また、対向することになる第1の部分42及び電極14は、幅方向の中心が一致するように予め設計されている。
図8(B)は、本実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態でも、複数のリード40が形成された基板50と、複数の電極14を有する半導体チップ10と、を加熱する。そして、基板50及び半導体チップ10を膨張させる。本実施の形態では、第1の実施の形態と異なり、第1の部分42が半導体チップ10の一辺の中央方向にずれるように、基板50及び半導体チップ10を、それぞれ、加熱前後の長さの変化率が異なる温度で加熱する。例えば、基板50を、第1の実施の形態と比べると低い温度で加熱する。こうすることで、図8(A)及び図8(B)を比較して明らかなように、電極14及びリード40の位置をずらすことができる。その効果は、第1の実施の形態で説明した通りである。
本実施の形態でも、それぞれのリード40といずれかの電極14が対向するように、半導体チップ10を基板50に搭載する。また、リード40と電極14を接合する。
続いて、半導体チップ10及び基板50を放熱させるとともに収縮させる。この工程は、図9及び図10に示す工程を含んでもよい。
図9に示すように、まず、半導体チップ10を基板50よりも大きい比率で収縮させる。その収縮力によって、いずれかの電極14に接合された第1の部分42を介して第2の部分44に収縮方向の力を加える。こうして、第2の部分44を屈曲させる。
その後、図10に示すように、基板50を半導体チップ10よりも大きい比率で収縮させ、その収縮力によって、基板50に付着する第2の部分44に収縮方向の力を加える。こうして、第2の部分44を屈曲させる。この屈曲は、第1の実施の形態における屈曲よりも小さい。その理由は、基板50の膨張が、第1の実施の形態の基板20と比べて小さいため、収縮も小さいからである。この違いによって、本実施の形態と第1の実施の形態との相違が生じる。その他の内容は、第1の実施の形態で説明した内容が該当する。
図11には、上述した実施の形態で説明した半導体装置1が取り付けられた電子モジュール(例えば液晶モジュール)1000が示されている。この半導体装置を有する電子機器として、図12にはノート型パーソナルコンピュータ2000が示され、図13には携帯電話3000が示されている。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。
図1は、本発明の第1の実施の形態に係る半導体装置を説明する図である。 図2は、図1に示す半導体装置のII−II線断面の拡大図である。 図3は、半導体装置において半導体チップ、電極及びリードの位置及び形状を説明する図である。 図4(A)は、半導体装置の製造に使用する基板と半導体チップの設計上の形状を説明する図であり、図4(B)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図5は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図6は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図7は、本発明の第2の実施の形態に係る半導体装置において半導体チップ、電極及びリードの位置及び形状を説明する図である。 図8(A)は、半導体装置の製造に使用する基板と半導体チップの設計上の形状を説明する図であり、図8(B)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図9は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図10は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。 図11は、本実施の形態に係る半導体装置が取り付けられた電子モジュールを示す図である。 図12は、本実施の形態に係る半導体装置を有する電子機器を示す図である。 図13は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
符号の説明
10…半導体チップ 12…集積回路 14…電極 16…パッシベーション膜 18…アンダーフィル材 20…基板 22…リード 24…第1の部分 26…第2の部分 28…第3の部分 30…突出部 32…第1の屈曲部 34…第2の屈曲部 40…リード 42…第1の部分 44…第2の部分 46…第3の部分 50…基板

Claims (8)

  1. 複数のリードが形成された基板と、
    複数の電極を有する面が前記基板に対向するように、前記基板に搭載されてなる半導体チップと、
    を有し、
    前記複数の電極は、前記半導体チップの一辺に沿って配列され、
    それぞれの前記リードは、前記一辺と交差するように配置され、いずれかの前記電極と接合される第1の部分と、前記半導体チップとオーバーラップする領域の内側から外側に引き出される第2の部分と、を含み、
    接合された前記第1の部分及びいずれかの前記電極は、前記第1の部分が前記半導体チップの前記一辺の中央方向にずれるように配置され、
    前記第2の部分は、屈曲して全体的に前記基板に付着してなる半導体装置。
  2. 複数のリードが形成された基板と、
    複数の電極を有する面が前記基板に対向するように、前記基板に搭載されてなる半導体チップと、
    を有し、
    前記複数の電極は、前記半導体チップの一辺に沿って配列され、
    それぞれの前記リードは、前記一辺と交差するように配置され、いずれかの前記電極と接合される第1の部分と、前記第1の部分から連続的に引き出される第2の部分と、を含み、
    接合された前記第1の部分及びいずれかの前記電極は、前記第1の部分が前記半導体チップの前記一辺の中央方向にずれるように配置され、
    前記第2の部分は、屈曲して全体的に前記基板に付着してなる半導体装置。
  3. 請求項1又は2記載の半導体装置において、
    前記第2の部分は、前記第1の部分から、前記半導体チップの前記一辺の中央から離れる方向に突出するように屈曲してなる半導体装置。
  4. 請求項3記載の半導体装置において、
    それぞれの前記リードは、前記第2の部分から連続的に、前記第1の部分とは反対方向に延びる第3の部分をさらに含み、
    前記第1及び第3の部分は、1つの直線上を延びるように配置されてなる半導体装置。
  5. 請求項3記載の半導体装置において、
    それぞれの前記リードは、前記第2の部分から連続的に、前記第1の部分とは反対方向に延びる第3の部分をさらに含み、
    前記第1の部分は、第1の直線上を延びるように配置され、
    前記第3の部分は、前記第1の直線から前記第2の部分の突出方向に平行にずれた第2の直線上を延びるように配置されてなる半導体装置。
  6. 請求項1から5のいずれかに記載の半導体装置において、
    前記複数の電極は、千鳥状に配列されてなる半導体装置。
  7. 請求項1から6のいずれかに記載の半導体装置が取り付けられてなる電子モジュール。
  8. 請求項1から6のいずれかに記載の半導体装置を有する電子機器。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3736638B2 (ja) * 2003-10-17 2006-01-18 セイコーエプソン株式会社 半導体装置、電子モジュール及び電子機器
KR20120032293A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 패키지
JP6182928B2 (ja) * 2013-03-27 2017-08-23 セイコーエプソン株式会社 半導体装置
KR102051122B1 (ko) * 2013-06-18 2019-12-02 삼성전자주식회사 표시 장치
CN105470229A (zh) * 2015-12-26 2016-04-06 中国电子科技集团公司第十三研究所 一种用于微波器件表贴封装的外壳引线及其连接结构
TWI646877B (zh) * 2018-03-12 2019-01-01 Chipbond Technology Corporation 軟性電路基板之佈線結構
KR20220029128A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04287937A (ja) 1991-02-26 1992-10-13 Sony Corp プリント配線板
JP3203889B2 (ja) 1993-07-12 2001-08-27 株式会社デンソー 半導体装置
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP3487173B2 (ja) * 1997-05-26 2004-01-13 セイコーエプソン株式会社 Tab用テープキャリア、集積回路装置及び電子機器
JP3380151B2 (ja) 1997-12-22 2003-02-24 新光電気工業株式会社 多層回路基板
JP2001326243A (ja) 2000-03-10 2001-11-22 Seiko Epson Corp 半導体装置の製造方法
JP3536023B2 (ja) * 2000-10-13 2004-06-07 シャープ株式会社 Cof用テープキャリアおよびこれを用いて製造されるcof構造の半導体装置
JP4572465B2 (ja) 2000-12-15 2010-11-04 株式会社村田製作所 電子部品装置の製造方法
US6699732B2 (en) * 2002-04-17 2004-03-02 Celerity Research Pte. Ltd. Pitch compensation in flip-chip packaging
JP4271435B2 (ja) 2002-12-09 2009-06-03 シャープ株式会社 半導体装置
KR100549409B1 (ko) * 2003-03-11 2006-02-08 삼성전자주식회사 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지
JP3736638B2 (ja) * 2003-10-17 2006-01-18 セイコーエプソン株式会社 半導体装置、電子モジュール及び電子機器

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