KR20120032293A - 반도체 패키지 - Google Patents

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KR20120032293A
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semiconductor
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권흥규
최윤석
하정오
이종원
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 제1 반도체 칩이 실장된 제1 기판, 제1 기판과 이격되어 배치되고 제2 반도체 칩이 실장된 제2 기판, 제1 기판에 구비되는 제1 패드들, 제1 패드들과 각각 마주하며 제2 기판에 구비되는 제2 패드들 및 마주보는 제1 패드들 및 제2 패드들을 각각 전기적으로 연결하는 연결 패턴들을 포함한다. 이때, 제1 패드들은 제1 기판의 중심축을 기준으로 비대칭하게 배치된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관련된 것으로서, 더욱 상세하게는 다중 스택 반도체 패키지에 관련된 것이다.
다중 스택(multi-stack) 반도체 패키지에서, 인쇄회로기판(Printed Circuit Board; PCB) 상에 실장되는 반도체 칩의 수가 증가하면서, PCB와 반도체 칩들 사이를 연결하는 패드들의 수가 증가하게 된다. 이에, 패드들과 공간 사이의 미세한 피치(fine pitch) 적용이 불가피하고, 반도체 칩들과 패드들을 연결하는 본딩 와이어들의 길이가 증가하여, 본딩 와이어들의 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 우수한 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 제1 반도체 칩이 실장되는 제1 기판, 상기 제1 기판과 이격되어 배치되고, 제2 반도체 칩이 실장되는 제2 기판, 상기 제1 기판에 구비되는 제1 패드들, 상기 제1 패드들과 각각 마주하며, 상기 제2 기판에 구비되는 제2 패드들 및 상기 마주보는 제1 패드들 및 제2 패드들을 각각 전기적으로 연결하는 연결 패턴들을 포함한다. 이때, 상기 제1 패드들은 상기 제1 기판의 중심축을 기준으로 비대칭하게 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 패드들 중 동일한 신호를 송수신하는 제1 패드들은 상기 제1 기판의 일 영역에 군집하여 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 동일한 신호를 송수신하는 제1 패드들 중 하나가 상기 일 영역에서 벗어나고, 상기 반도체 패키지는 상기 하나와 전기적으로 연결되며 상기 일 영역에 배치되는 재배선 패드를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 동일한 신호를 송수신하는 적어도 두 개의 제1 패드들을 통합한 하나의 통합 제1 패드를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 통합 제1 패드는 각각의 제1 패드보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩의 중심축은 상기 제1 기판의 중심축으로부터 벗어날 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 반도체 칩의 중심축은 상기 제2 기판의 중심축으로부터 벗어날 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 패드들은 상기 제2 기판의 중심축을 기준으로 비대칭할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 기판은 일 면 및 타 면을 포함하며, 상기 제1 반도체 칩은 상기 제1 기판의 일 면에 실장되고, 상기 제1 패드들은 상기 제1 기판의 타 면에 구비될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 반도체 칩 및 제2 패드들은 상기 제2 기판의 일 면에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 제1 반도체 칩 및 제1 기판을 전기적으로 연결하는 제1 연결부들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 연결부들은 본딩 와이어일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 제2 반도체 칩 및 제2 기판을 전기적으로 연결하는 제2 연결부들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 연결부들은 솔더 볼일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 제1 기판에 형성된 칩 선택 패드를 더 포함할 수 있다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 반도체 칩이 실장된 기판 및 상기 기판의 일 면에 배치되며 상기 기판의 중심축을 기준으로 비대칭하게 배치된 연결 패턴들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 칩은 상기 기판의 중심축에서 벗어날 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 기판에 형성되고 상기 반도체 칩 및 연결 패턴들을 전기적으로 각각 연결하는 패드들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 패드들 중 동일한 신호를 송수신하는 패드들은 상기 기판의 일 영역에 군집하여 배치되며, 상기 패드들과 연결된 연결 패턴들도 상기 일 영역에 군집하여 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 동일한 신호를 송수신하는 적어도 두 개의 패드들을 통합한 하나의 통합 패드 및 상기 통합 패드와 전기적으로 연결되는 통합 연결 패턴을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 통합 연결 패턴은 각각의 연결 패터보다 큰 크기를 가질 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 동일한 신호를 송수신하는 패드들을 일 영역에 군집하여 배치하여, 반도체 칩과의 연결 경로를 단축할 수 있다. 또한, 동일한 신호를 송수신하는 패드들 중 적어도 두 개의 패드들을 하나로 통합하는 통합 패드를 구비함으로써, 패드들의 수량을 감소시킬 수 있다. 패드들의 수량이 감소함으로써, 패드들의 크기를 증가시킬 수 있어, 전기적인 접촉 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 1b는 도 1a에 도시된 반도체 패키지를 I-I′으로 절단한 단면도이다.
도 1c는 도 1b에 도시된 반도체 패키지의 제1 패드를 설명하기 위한 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 3b는 도 3a에 도시된 반도체 패키지를 III-III′으로 절단한 단면도이다.
도 4a는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지_제1 실시예 )
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 1b는 도 1a에 도시된 반도체 패키지를 I-I′으로 절단한 단면도이고, 도 1c는 도 1b에 도시된 반도체 패키지의 제1 패드를 설명하기 위한 평면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는, 제1 반도체 칩 패키지 모듈(1)과, 제2 반도체 칩 패키지 모듈(2)과, 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)을 전기적으로 연결하는 연결 패턴들(130)을 포함할 수 있다.
제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)이 수직 적층되어 배치될 수 있다. 본 실시예에서는 반도체 칩 패키지 모듈들을 두 개로 한정하여 설명하고 있으나, 반도체 칩 패키지 모듈은 두 개 이상이 수직 적층하며 배치될 수 있다. 본 발명에서, 반도체 칩 패키지 모듈의 수량을 한정하는 것은 아니다.
또한, 본 발명에 따른 실시예에서 반도체 패키지(10)는 반도체 칩이 다수 개가 적층된 다중 스택 패키지(multi stack package)일 수 있다.
제1 반도체 칩 패키지 모듈(1)은 제1 기판(100), 제1 반도체 칩(102), 제1 패드들(110) 및 제1 봉지재(112)를 포함할 수 있다.
제1 기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판일 수 있다. 제1 기판(100)은 일 면 및 타 면을 포함할 수 있다. 제1 기판(100)의 일 면에는 제1 반도체 칩(102)이 실장되고, 제1 기판(100)의 타 면에는 제1 패드들(110)이 배치될 수 있다.
제1 반도체 칩(102)은 제1 기판(100) 일 면에, 제1 기판(100)의 중심축으로부터 벗어난 위치에 실장될 수 있다. 본 발명의 실시예에 따르면, 제1 반도체 칩(102)은 제1 기판(100)과 와이어 본딩될 수 있다. 더욱 상세하게 설명하면, 제1 반도체 칩(102)에 제1 칩 패드들(104)이 배치되고, 제1 기판(100)에는 제1 기판 패드들(106)이 배치될 수 있다. 제1 칩 패드들(104) 및 제1 기판 패드들(106)은 각각 본딩 와이어(bonding wire, 108)를 통해 제1 반도체 칩(102) 및 제1 기판(100)을 전기적으로 연결할 수 있다.
제1 패드들(110)은 제1 기판(100) 타 면에, 제1 기판(100)의 중심축으로부터 벗어난 위치에 배치될 수 있다. 본 발명의 실시예에 따르면, 제1 패드들(110)은 제1 기판(100)의 중심축을 기준으로 비대칭하게 배치될 수 있다.
도 1c를 참조하면, 제1 패드들(110) 중 동일한 신호를 송수신하는 제1 패드들(110)은 일 영역에 군집하여 배치될 수 있다. 점선의 제1 패드들(110a)은 A 영역에 배치된 제1 패드들(110)과 실질적으로 동일한 신호를 송수신할 때, 점선의 제1 패드들(110a)은 재배선을 통해 A 영역 내로 이동될 수 있다. 재배선을 통해 A 영역으로 이동된 제1 패드들(110r)은 사선으로 표시한다. 점선의 제1 패드들(110a)은 재배선을 통해 A 영역으로 이동되어, 실재적으로 존재하지 않는 패드들이며, 설명의 용이함을 위하여 점선으로 도시한다.
일반적으로 동일한 신호를 받는 부위는 제1 반도체 칩(102)의 일 영역에 배치된다. 상기 신호를 송수신하는 제1 패드들(110)이 제1 반도체 칩(102)의 일 영역에 인접하게 군집되어 배치됨으로써, 제1 반도체 칩(102) 및 제1 패드들(110) 사이의 신호 거리가 감소될 수 있다. 따라서, 제1 반도체 칩(102) 및 제1 패드들(110) 사이의 잡신호(noise) 생성을 방지할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 패드들(110)은, 동일한 신호를 송수신하는 적어도 두 개의 제1 패드들(110)을 하나로 통합한 통합 제1 패드(110m)를 포함할 수 있다. 또한, 통합 제1 패드(110m)는 통합되기 전 제1 패드들(110b)의 크기(d)보다 실질적으로 큰 크기(D)를 가질 수 있다.
통합 제1 패드(110m)를 이용함으로써, 제1 패드들(110)의 수량을 감소시킬 수 있으며, 더욱 커진 통합 제1 패드(110m)를 이용하여 제1 패드들(110)의 전기적 신뢰성을 향상시킬 수 있다. 점선의 제1 패드들(110b)은 통합 제1 패드(11m)로 통합 및 이동되어, 실재적으로 존재하지 않는 패드들이며, 설명의 용이함을 위하여 점선으로 도시한다.
도 1b를 다시 참조하면, 제1 봉지재(112)는 제1 기판(100) 상에, 제1 반도체 칩(102)을 덮으면서 형성될 수 있다. 또한, 제1 반도체 칩(102) 및 제1 기판(100) 사이의 전기적으로 연결하는 본딩 와이어(108)를 덮으면서 형성될 수 있다.
제1 봉지재(112)는 외부의 충격으로부터 제1 반도체 칩(102)과 본딩 와이어(108)를 보호하고, 제1 반도체 칩(102) 및 본딩 와이어(108)를 외부로부터 전기적으로 절연할 수 있다. 예컨대, 제1 봉지재(112)로 에폭시 레진(epoxy resin)을 사용할 수 있다.
제2 반도체 칩 패키지 모듈(2)은 제2 기판(120), 제2 반도체 칩(122), 제2 패드들(126) 및 제2 봉지재(125)를 포함할 수 있다.
제2 기판(120)은 다중 스택 패키지에서, 가장 하부에 위치한 기판일 수 있다. 제2 기판(120)은 예를 들면, 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다.
제2 기판(120)을 일 면 및 타 면을 포함할 수 있다. 제2 기판(120)의 일 면에는 제2 반도체 칩(122)이 실장되고, 제2 패드들(126)이 배치될 수 있다. 제2 기판(120)의 타 면에는 외부 단자들(128)이 전기적으로 연결될 수 있다. 예컨대, 외부 단자들(128)은 솔더 볼일 수 있다.
제2 반도체 칩(122)은 제2 기판(120)의 일 면에, 제2 기판(120)의 중심축으로부터 벗어난 위치에 실장될 수 있다. 본 발명의 실시예에 따르면, 제2 반도체 칩(122)은 제2 기판(120)과 솔더 볼들(124)로 전기적으로 연결될 수 있다. 더욱 상세하게 설명하면, 제2 반도체 칩(122)에 제2 칩 패드들(121)이 배치되고, 제2 기판(120)에는 제2 기판 패드들(123)이 배치될 수 있다. 제2 반도체 칩(122)은 제2 칩 패드들(121)이 제2 기판 패드들(123)과 마주하도록, 제2 기판(120)과 이격되어 배치될 수 있다. 제2 반도체 칩(122) 및 제2 기판(120) 상기 이격 공간에 솔더 볼들(124)이 배치되고, 제2 칩 패드들(121) 및 제2 기판 패드들(123)을 전기적으로 연결될 수 있다.
제2 패드들(126)은 제2 기판(120)의 일 면에, 제2 기판(120)의 중심축으로부터 벗어난 위치에 배치될 수 있다. 본 발명의 실시예에 따르면, 제2 패드들(126)은 제1 패드들(110)과 대응되는 위치에 배치될 수 있다. 또한, 제2 패드들(126)은 제2 기판(120)의 중심축을 기준으로 비대칭하게 배치될 수 있다.
제2 봉지재(125)는 제2 기판(120) 및 제2 반도체 칩(122) 이격 공간을 매립하며 형성될 수 있다. 또한, 제2 봉지재(125)는 제2 기판(120) 및 제2 반도체 칩(122) 사이를 전기적으로 연결하는 솔더 볼들(124)을 매립하면서 형성될 수 있다.
제2 봉지재(125)는 솔더 볼들(124)을 외부로부터 전기적으로 절연시킬 수 있다. 예컨대, 제2 봉지재(125)로 에폭시 레진을 사용할 수 있다.
연결 패턴들(130)은 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)을 전기적으로 연결할 수 있다. 더욱 상세하게 설명하면, 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)은 이격되어 배치될 수 있다. 제1 반도체 칩 패키지 모듈(1)의 제1 패드들(110)은 제2 반도체 칩 패키지 모듈(2)의 제2 패드들(126)과 서로 마주보며 배치될 수 있다. 또한, 제2 패드들(126)은 제1 패드들(110)에 대응되는 위치에 배치될 수 있다. 연결 패턴들(130)은 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2) 사이의 이격 공간에 배치되며, 제1 패드들(110) 및 제2 패드들(126)을 각각 전기적으로 연결할 수 있다. 예컨대, 연결 패턴들(130)은 솔더 볼들일 수 있다.
하기의 실시예들에서는 64개의 연결 패턴들(130)에 대한 다양한 배치 구조를 설명하기로 한다. 이때, 연결 패턴들(130)은 제1 패드들(110) 및 제2 패드들(126)과 전기적으로 연결되기 때문에, 제1 패드들(110) 및 제2 패드들(126)의 배치는 연결 패턴들(130)과 실질적으로 동일할 수 있다.
도 1a을 참조하면, 제1 기판(100)의 중심을 관통하는 X축 및 Y축을 기준으로 제1 기판은 평면적으로 네 개의 영역으로 나누어진다. 오른쪽 상부에서 반시계 방향으로 차례로 제1 사분면(11), 제2 사분면(12), 제3 사분면(13) 및 제4 사분면(14)이라 정한다. 이하에서 사용되는 하나의 열은, 5개의 연결 패턴들이 X축 또는 Y축 방향으로 이격되어 배열된 구조를 의미한다. 또한, 하나의 사부면에 5×5로 25개의 연결 패턴들(130)이 배치될 수 있다.
제1 기판(100)의 제1 사분면(11)에는 Y축 방향으로 세 개의 열들이 정렬되어, 64개 중 15개의 연결 패턴들(130)이 배치될 수 있다. 세 개의 열들은 제1 기판(100)의 가장자리에 배치될 수 있다. 제2 사분면(12)에는 Y축 방향으로 한 개의 열이 정렬되어 5개의 연결 패턴들(130)이 배치될 수 있다. 한 개의 열은 제1 기판(100)의 가장자리에 배치될 수 있다. 제3 사분면(13)에는 X축 방향으로 네 개의 열들이 정렬되고, 한 개의 연결 패턴(130)이 X축에 인접하게 배치되어, 21개의 연결 패턴들(130)이 배치될 수 있다. 제4 사분면(14)에는 X축 방향으로 네 개의 열들이 정렬되고, 세 개의 연결 패턴들(130)이 X축에 인접하게 배치되어, 23개의 연결 패턴들(130)이 배치될 수 있다.
본 실시예에서 설명된 것은 예시적인 것으로, 본 발명에서는 연결 패턴들(130)이 제1 기판(100)의 중심축을 기준으로 비대칭으로 배열된 것이면 족하다.
본 발명의 다른 실시예에 따르면, 상세하게 도시되어 있지는 않지만, 제1 기판(100) 또는 제2 기판(120)에 칩 선택 패드를 더 구비할 수 있다. 칩 선택 패드를 통하여, 적층된 다수의 반도체 칩 중에서 임의의 반도체 칩이 선택적으로 구동될 수 있다.
(반도체 패키지_제2 실시예 )
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2의 반도체 패키지를 II-II′으로 절단한 단면도는 도 1b에 도시된 반도체 패키지의 단면도와 실질적으로 동일하여 생략하기로 한다. 본 실시예에서는 도 2 및 도 1b를 참조하여 설명하기로 한다.
도 2 및 도 1b를 참조하면, 반도체 패키지(20)는, 제1 반도체 칩 패키지 모듈(1)과, 제2 반도체 칩 패키지 모듈(2)과, 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)을 전기적으로 연결하는 연결 패턴들(130)을 포함할 수 있다. 본 실시예의 반도체 패키지(20)는 연결 패턴의 배치를 제외한 상세한 설명은 도 1b 및 도 1c에서 설명된 것과 동일하여 생략하기로 한다.
본 실시예에서는 64개의 연결 패턴들(130)에 대한 배치 구조를 설명하기로 한다. 상세하게 설명하면, 제1 기판(100)의 중심을 관통하는 X축 및 Y축을 기준으로 제1 기판(100)은 평면적으로 네 개의 영역으로 나누어진다. 오른쪽 상부에서 반시계 방향으로 차례로 제1 사분면(21), 제2 사분면(22), 제3 사분면(23) 및 제4 사분면(24)이라 정한다. 이하에서 사용되는 하나의 열은, 5개의 연결 패턴들이 X축 또는 Y축 방향으로 이격되어 배열된 구조를 의미한다. 또한, 하나의 사분면에는 5×5로 25개의 연결 패턴들(130)이 배치될 수 있다.
제1 기판의 제1 사분면(21)에는 Y축 방향으로 세 개의 열들이 정렬되고, 두 개의 연결 패턴들(130)이 Y축에 인접하게 배치되어, 17개의 연결 패턴들(130)이 배치될 수 있다. 세 개의 열들은 제1 기판(100)의 가장자리에 배치될 수 있다. 두 개의 연결 패턴들(130)은 제1 기판(100)의 가장자리에 배치되며 X축과 평행하게 배치될 수 있다. 제2 사분면(22)에는 Y축 방향으로 한 개의 열이 정렬되고, 네 개의 연결 패턴들(130)이 Y축에 인접하게 배치되어, 9개의 연결 패턴들(130)이 배치될 수 있다. 한 개의 열은 제1 기판(100)의 가장자리에 배치될 수 있다. 4개의 연결 패턴들(130)은 제1 기판(100)의 자장자리에 배치되며 X축과 평행하게 배치될 수 있다. 제3 사분면(23)에는 X축 방향으로 세 개의 열들이 정렬되고, 두 개의 연결 패턴들(130)이 X축에 인접하게 배치되어, 17개의 연결 패턴들(130)이 배치될 수 있다. 제4 사분면(24)에는 X축 방향으로 세 개의 열들이 정렬되고, 6개의 연결 패턴들(130)이 X축에 인접하게 배치되어, 21개의 연결 패턴들(130)이 배치될 수 있다.
본 실시예에서 설명된 것은 예시적인 것으로, 본 발명에서는 연결 패턴들(130)이 제1 기판(100)의 중심축을 기준으로 비대칭으로 배열된 것이면 족하다.
(반도체 패키지_제3 실시예 )
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 3b는 도 3a에 도시된 반도체 패키지를 III-III′으로 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(30)는, 제1 반도체 칩 패키지 모듈(1)과, 제2 반도체 칩 패키지 모듈(2)과, 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)을 전기적으로 연결하는 연결 패턴들(130)을 포함할 수 있다.
제1 반도체 칩 패키지 모듈(1)은 제1 기판(100), 제1 반도체 칩(102), 제1 패드들(110) 및 제1 봉지재(112)를 포함할 수 있다. 또한, 제1 반도체 칩 패키지 모듈(1)은 제1 반도체 칩(102)에 배치된 제1 칩 패드들(104), 제1 기판(100)에 배치된 제1 기판 패드들(106)을 더 포함할 수 있다. 제1 칩 패드들(104) 및 제1 기판 패드들(106)은 본딩 와이어(108)를 통해 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제1 패드들(110r, 도 1c를 참조)은 재배선을 통해 일 영역에 배치될 수 있다. 다른 실시예에 따르면, 제1 패드들(110)은 통합 제1 패드(110m, 도 1c를 참조)를 포함할 수 있다.
제2 반도체 칩 패키지 모듈(2)은 제2 기판(120), 제2 반도체 칩(122), 제2 패드들(126) 및 제2 봉지재(125)를 포함할 수 있다. 또한, 제2 반도체 칩 패키지 모듈(2)은 제2 반도체 칩(122)에 배치된 제2 칩 패드들(121), 제2 기판(120)에 배치된 제2 기판 패드들(123)을 더 포함할 수 있다. 제2 칩 패드들(121) 및 제2 기판 패드들(123)은 솔더 볼들(124)에 의해 전기적으로 연결될 수 있다.
연결 패턴들(130)은 제1 반도체 칩 패키지 모듈(1) 및 제2 반도체 칩 패키지 모듈(2)을 전기적으로 연결할 수 있다.
하기의 실시예에서는 64개의 연결 패턴들(130)에 대한 배치 구조를 설명하기로 한다. 상세하게 설명하면, 기판의 중심을 관통하는 X축 및 Y축을 기준으로 제1 기판은 평면적으로 네 개의 영역으로 나누어진다. 오른쪽 상부에서 반시계 방향으로 차례로 제1 사분면(31), 제2 사분면(32), 제3 사분면(33) 및 제4 사분면(34)이라 정한다. 이하에서 사용되는 하나의 열은, 5개의 연결 패턴들(130)이 X축 또는 Y축 방향으로 이격되어 배열된 구조를 의미한다. 또한, 하나의 사분면에는 5×5로 25개의 연결 패턴들(130)이 배치될 수 있다.
제1 기판(100)의 제1 사분면(31)에는 Y축 방향으로 네 개의 열들이 정렬되어, 64중 20개의 연결 패턴들(130)이 배치될 수 있다. 네 개의 열들은 제1 기판(100)의 가장자리에 배치될 수 있다. 제2 사분면(32)에는 연결 패턴들(130)이 배치되지 않을 수 있다. 제3 사분면(33)에는 X축 방향으로 네 개의 열들이 정렬되어, 20개의 연결 패턴들(130)이 배치될 수 있다. 네 개의 열들은 제1 기판(100)의 가장자리에 배치될 수 있다. 제4 사분면(34)에는 X축 방향으로 네 개의 열들이 정렬되고, 네 개의 연결 패턴들(130)이 X축에 인접하게 배치되어, 24개의 연결 패턴들(130)이 배치될 수 있다. 네 개의 연결 패턴들(130)은 X축에 평행하게 배열될 수 있다.
상세하게 설명되지 않은 구성 요소들은 도 1a 내지 도 1c에서 설명된 구성 요소들과 실질적으로 동일하여 그 설명을 생략하기로 한다.
( 응용예 )
도 4a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 저항성 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 저항성 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 저항성 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 반도체 패키지 모듈들을 전기적으로 연결하는 연결 패턴의 크기가 커져, 전기적인 신뢰성을 향상시킬 수 있다. 또한, 동일한 신호를 송수신하는 패드들끼리 군집하여 배치됨으로써, 연결 경로(path)를 단축할 수 있다.
도 4b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리를 이용한 정보 처리 시스템을 도시한 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 4a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 100: 제1 기판
102: 제1 반도체 칩 110: 제1 패드
120: 제2 기판 126: 제2 패드
130: 연결 패턴

Claims (10)

  1. 제1 반도체 칩이 실장되는 제1 기판;
    상기 제1 기판과 이격되어 배치되고, 제2 반도체 칩이 실장되는 제2 기판;
    상기 제1 기판에 구비되는 제1 패드들;
    상기 제1 패드들과 각각 마주하며, 상기 제2 기판에 구비되는 제2 패드들; 및
    상기 마주보는 제1 패드들 및 제2 패드들을 각각 전기적으로 연결하는 연결 패턴들을 포함하되,
    상기 제1 패드들은 상기 제1 기판의 중심축을 기준으로 비대칭(asymmetric) 하게 배치되는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 패드들 중 동일한 신호를 송수신하는 제1 패드들은 상기 제1 기판의 일 영역에 군집하여 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 동일한 신호를 송수신하는 제1 패드들 중 하나가 상기 일 영역에서 벗어나고, 상기 하나와 전기적으로 연결되며 상기 일 영역에 배치되는 재배선 패드를 더 포함하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 동일한 신호를 송수신하는 적어도 두 개의 제1 패드들을 통합한 하나의 통합 제1 패드를 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 통합 제1 패드는 각각의 제1 패드보다 큰 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 칩의 중심축은 상기 제1 기판의 중심축으로부터 벗어난 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 반도체 칩의 중심축은 상기 제2 기판의 중심축으로부터 벗어난 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 패드들은 상기 제2 기판의 중심축을 기준으로 비대칭한 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 기판은 일 면 및 타 면을 포함하며,
    상기 제1 반도체 칩은 상기 제1 기판의 일 면에 실장되고, 상기 제1 패드들은 상기 제1 기판의 타 면에 구비되는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2 반도체 칩 및 제2 패드들은 상기 제2 기판의 일 면에 배치되는 것을 특징으로 하는 반도체 패키지.
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