KR20140105971A - 반도체 패키지 - Google Patents

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KR20140105971A
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 기판, 기판 상에 배치되며 장변 및 단변을 포함하는 직사각형의 제1 반도체 칩, 및 제1 반도체 칩 상에 배치되며 장변 및 단변을 포함하는 직사각형의 제2 반도체 칩을 포함하며, 기판, 제1 및 제2 반도체 칩들의 중심을 실질적으로 동일하며, 제1 반도체 칩의 장변은 기판의 대각선과 실질적으로 평행하며, 제2 반도체 칩의 장변은 제1 반도체 칩의 장변과 평행하지 않다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관련된 것으로, 더욱 상세하게는 플립칩 패키지(flip chip package) 장치에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 패키지의 소형화가 심화되고 있다. 이에 따라 반도체 패키지의 몰딩부의 두께가 지속적으로 감소하고, 반도체 패키지의 구조가 비대칭성을 가짐으로써, 반도체 패키지가 뒤틀리거나(twist) 휘는(warpage) 현상이 발생되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 뒤틀리거나 휘는 현상을 억제된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 기판; 상기 기판 상에 배치되며, 장변 및 단변을 포함하는 직사각형의 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되며, 장변 및 단변을 포함하는 직사각형의 제2 반도체 칩을 포함하되, 상기 기판, 제1 및 제2 반도체 칩들의 중심을 실질적으로 동일하며, 상기 제1 반도체 칩의 장변은 상기 기판의 대각선과 실질적으로 평행하며, 상기 제2 반도체 칩의 장변은 상기 제1 반도체 칩의 장변과 평행하지 않다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 칩의 장변은 상기 제1 반도체 칩의 장변에 수직할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 반도체 칩들의 변들은 상기 기판의 변들과 평행하지 않을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 반도체 칩들은 실질적으로 동일한 크기 및 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 제1 및 제2 반도체 칩들 사이에 배치되며, 상기 제1 반도체 칩과 실질적으로 동일한 크기 및 형상을 갖는 제3 반도체 칩을 더 포함할 수 있다. 상기 제3 반도체 칩은 상기 제1 반도체 칩과 포개질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 평면적으로 사각형의 기판; 및 평면적으로 직사각형을 가지며, 상기 기판 상에 적층된 다수의 반도체 칩들을 포함하되, 상기 기판 및 다수의 반도체 칩들의 중심은 실질적으로 동일하며, 상기 다수의 반도체 칩들 중 적어도 하나의 반도체 칩의 장변이 상기 기판의 대각선과 실질적으로 평행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 장변이 상기 기판의 대각선과 실질적으로 평행하게 배치된 적어도 하나의 반도체 칩은, 상기 다수의 반도체 칩들 중 상기 기판에 가장 인접하게 배치된 반도체 칩일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩들의 변들 각각은 상기 기판의 변과 평행하지 않게 배치될 수 있다.
발명의 개념에 따른 실시예들에 따르면, 기판의 대각선과 제1 반도체 칩의 장변이 평행하고, 제2 반도체 칩의 장변이 제1 반도체 칩의 장변과 평행하지 않음으로써, 반도체 패키지의 뒤틀림 또는 휘는 현상을 억제할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도 및 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지_ 제1 실시예 )
도 1a 및 도 1b는 본 발명의 일 실시예예 따른 반도체 패키지를 설명하기 위한 평면도 및 단면도이다. 도 1b는 도 1a의 기판의 대각선 방향으로 즉, I-I'방향으로 반도체 패키지를 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지는, 기판(100), 제1 반도체 칩(120) 및 제2 반도체 칩(130)을 포함할 수 있다.
상기 기판(100)은 인쇄회로기판 (Printed Circuit Board, PCB)일 수 있다. 평면적으로, 상기 기판(100)은 사각 형상을 가질 수 있다. 상기 기판(100)의 중앙을 통과하는 두 개의 대각선들을 각각 DL1 및 DL2라 한다.
상기 기판(100)은 상기 제1 반도체 칩(120)이 실장되는 제1 면(102)과, 상기 제1 면(102)에 대응되며 외부 단자(110)들과 전기적으로 연결되는 제2 면(104)을 포함할 수 있다.
상기 기판(100)의 제1 면(102)의 중앙 부위에는 상기 제1 반도체 칩(120)이 배치되는 칩 실장 영역을 포함할 수 있다. 상기 기판(100)의 제1 면(102)에, 상기 칩 실장 영역에 인접하게 제1 패드들(106)이 배치될 수 있다.
상기 기판(100)의 제2 면(104)에는 외부 단자(110)들과 전기적으로 연결되는 제2 패드들(108)이 배치될 수 있다. 상기 외부 단자(110)들 각각은 솔더 볼(solder ball)일 수 있다.
상기 제1 반도체 칩(120)은 상기 기판(100)의 칩 실장 영역에 DAF(die adhesive film, 122)에 의해 접착될 수 있다. 상기 제1 반도체 칩(120)은 상기 제1 패드들(106)과 제1 본딩 와이어(bonding wire, 124)에 의해 전기적으로 연결될 수 있다.
평면적으로, 상기 제1 반도체 칩(120)은 서로 마주하는 장변들(MA_1) 및 서로 마주하는 단변들(MI_1)을 포함하는 직사각형일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체 칩(120)은 상기 기판(100)의 중앙 부위에 배치될 수 있다. 상기 제1 반도체 칩(120)의 중심(CT)이 상기 기판(100)의 중심(CT)과 실질적으로 동일할 수 있다. 또한, 상기 제1 반도체 칩(120)의 장변(MA_1)이 상기 기판(100)의 대각선(DL1)과 실질적으로 평행하도록, 상기 제1 반도체 칩(120)이 배치될 수 있다.
예컨대, 상기 제1 반도체 칩(120)의 단변들(MI_1)의 중앙을 연결하는 선이 상기 기판(100)의 대각선(DL1)과 일치하도록, 상기 제1 반도체 칩(120)이 상기 기판(100) 상에 배치될 수 있다.
반도체 패키지의 뒤틀림 또는 휘는 현상은 기판(100)의 모서리 부분에서 발생되는데, 상기 제1 반도체 칩(120)의 장변(MA_1)이 상기 기판(100)의 대각선(DL1)과 평행하게 배치함으로써, 상기 기판(100)의 대각선(DL1) 방향으로 상기 제1 반도체 칩(120)의 구속력이 증가하게 되어 반도체 패키지의 뒤틀림 또는 휘는 현상을 억제할 수 있다.
상기 제2 반도체 칩(130)은 상기 제1 반도체 칩(120) 상에, DAF(132)에 의해 접착될 수 있다. 또한, 상기 제2 반도체 칩(130)은 상기 기판(100)의 제1 패드(106)와 제2 본딩 와이어(134)에 의해 전기적으로 연결될 수 있다.
평면적으로, 상기 제2 반도체 칩(130)은 서로 마주하는 장변들(MA_2) 및 서로 마주하는 단변들(MI_2)을 포함하는 직사각형일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 칩(130)의 중앙(CT)은 상기 제1 반도체 칩(120)의 중앙(CT)과 실질적으로 동일할 수 있다. 상기 제2 반도체 칩(130)의 장변(MA_2)은 상기 제1 반도체 칩(120)의 장변(MA_1)과 평행하지 않을 수 있다. 예컨대, 상기 제2 반도체 칩(130)의 장변(MA_2)은 상기 제1 반도체 칩(120)의 장변(MA_1)과 약 1° 내지 약 179° 사이의 각도를 가질 수 있다.
일 예로, 상기 제2 반도체 칩(130)의 장변(MA_2)은 상기 제1 반도체 칩(120)의 장변(MA_1)과 실질적으로 수직일 수 있다. 이 경우, 상기 제1 반도체 칩(120)의 단변들(MI_1)의 중앙을 연결하는 선과 상기 기판(100)의 대각선(DL2)이 일치할 수 있다.
상기 제1 반도체 칩(120) 상에 소정 각도 회전되어 배치됨으로써, 하부의 기판(100)의 뒤틀림 또는 휘는 현상을 억제할 수 있다. 상기 제2 반도체 칩(130)의 장변(MA_2) 및 상기 제1 반도체 칩(120)의 장변(MA_1)이 서로 수직일 경우, 상기 반도체 패키지의 뒤틀림 또는 휘는 현상을 더욱 더 억제할 수 있다.
상기 반도체 패키지는 상기 기판(100) 상에 배치되며, 상기 제1 및 제2 반도체 칩들(120, 130)을 보호하는 몰딩부(180)를 더 포함할 수 있다.
상기 몰딩부(180)의 전체적인 두께를 낮춤으로써, 반도체 패키지의 크기를 감소시킬 수 있다. 이때, 반도체 패키지가 휘거나 뒤틀리는 불량이 발생하는데, 본 발명의 실시예에 따라 제1 및 제2 반도체 칩들(120, 130)을 기판(100) 상에 배치함으로써, 상기의 불량을 최소화할 수 있다.
(반도체 패키지_제2 실시예 )
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2의 구성요소들의 상세한 설명은, 도 1a 및 도 1b에서 설명된 구성 요소들과 실질적으로 동일하여 생략하기로 한다.
도 2를 참조하면, 반도체 패키지는, 기판(100) 및 상기 기판(100) 상에 실장된 다수의 반도체 칩들을 포함할 수 있다.
본 실시예에서는 4개의 반도체 칩들을 예시적으로 설명하고 있으나, 본 발명에서, 상기 반도체 칩들의 수량을 4개로 한정하는 것은 아니다. 본 실시예에서, 상기 4개의 반도체 칩들을 상기 기판(100)으로부터 순서대로, 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 제4 반도체 칩(150)으로 명명한다.
본 실시예에서, 제1 내지 제4 반도체 칩들(120, 130, 140, 150)은 서로 실질적으로 동일한 크기 및 형상을 가질 수 있다. 일 예로, 상기 제1 반도체 칩(120)은 서로 마주보는 장변들(MA_1, 도 1a 참조) 및 서로 마주하는 단변들(MI_1, 도 1a 참조)을 포함하는 직사각형일 수 있다.
상기 제1 반도체 칩(120)은 상기 기판(100) 상에 DAF(122)에 의해 접착될 수 있다. 상기 제1 반도체 칩(120)의 장변(MA)이 상기 기판(100)의 대각선(DL1, 도 1a 참조)과 실질적으로 평행할 수 있다. 또한, 상기 제1 반도체 칩(120)의 중심(CT, 도 1a 참조)과 상기 기판(100)의 중심은 실질적으로 동일할 수 있다.
상기 제2 반도체 칩(130)은 상기 제1 반도체 칩(120) 상에 DAF(132)에 의해 접착될 수 있다. 상기 제2 반도체 칩(130)은 상기 제1 반도체 칩(120) 상에 포개져 배치될 수 있다.
상기 제3 반도체 칩(140)은 상기 제2 반도체 칩(130) 상에 DAF(142)에 의해 접착될 수 있다. 상기 제3 반도체 칩(140)의 장변은 상기 제2 반도체 칩(130)의 장변과 소정의 각도로 회전되어 배치될 수 있다. 본 실시예에 따르면, 상기 제3 반도체 칩(140)의 장변이 상기 제2 반도체 칩(130)의 장변과 실질적으로 수직일 수 있다. 이 경우, 상기 제3 반도체 칩(140)의 장변이 상기 기판의 대각선(DL2, 도 1a 참조)과 실질적으로 평행할 수 있다. 한편, 상기 제3 반도체 칩(140)의 중심은 상기 제2 반도체 칩(130)의 중심과 실질적으로 동일할 수 있다.
상기 제4 반도체 칩(150)은 상기 제3 반도체 칩(140) 상에 DAF(152)에 의해 접착될 수 있다. 상기 제4 반도체 칩(150)은 상기 제3 반도체 칩(140) 상에 포개져 배치될 수 있다.
상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150)의 각 변들 각각은 상기 기판(100)의 변과 평행하지 않게 배치될 수 있다.
상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150) 각각은 본딩 와이어들(124, 134, 144, 154)에 의해 상기 기판(100)과 전기적으로 연결될 수 있다.
상기 반도체 패키지는 상기 기판(100) 상에, 상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150)을 보호하는 몰딩부(180)를 더 포함할 수 있다.
상기 제1 및 제2 반도체 칩들(120, 130)의 장변이 기판의 대각선(DL1)과 실질적으로 평행하게 배치하고, 상기 제3 및 제4 반도체 칩들(140, 150)의 장변이 상기 기판의 다른 대각선(DL2)과 실질적으로 평행하게 배치됨으로써, 상기 기판(100)의 모서리 부분으로 상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150)의 구속력을 증대시킬 수 있다. 따라서, 반도체 패키지의 뒤틀림 또는 휘는 현상을 억제시킬 수 있다.
(반도체 패키지_제3 실시예 )
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 3의 구성요소들의 상세한 설명은, 도 1a, 도 1b 및 도 2에서 설명된 구성 요소들과 실질적으로 동일하여 생략하기로 한다.
도 3을 참조하면, 반도체 패키지는, 기판(100) 및 상기 기판(100) 상에 실장된 다수의 반도체 칩들을 포함할 수 있다.
본 실시예에서는 4개의 반도체 칩들을 예시적으로 설명하고 있으나, 본 발명에서, 상기 반도체 칩들의 수량을 4개로 한정하는 것은 아니다. 본 실시예에서, 상기 4개의 반도체 칩들을 상기 기판(100)으로부터 순서대로, 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 제4 반도체 칩(150)으로 명명한다.
도 3의 반도체 패키지는 도 2의 반도체 패키지와 상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150)의 배치 관계만 상이하고, 다른 설명들은 도 1a, 도 1b 및 도 2에서 설명된 것과 실질적으로 동일할 수 있다.
상기 제1 반도체 칩(120)의 장변(MA_1, 도 1a 참조)이 상기 기판(100)의 대각선(DL1, 도 1a 참조)과 실질적으로 평행하도록, 상기 기판(100) 상에 상기 제1 반도체 칩(120)이 배치될 수 있다. 상기 제1 반도체 칩(120)의 중심은 상기 기판(100)의 중심과 실질적으로 동일할 수 있다.
상기 제2 반도체 칩(130)의 장변(MA_2, 도 1a 참조)이 상기 제1 반도체 칩(120)의 장변(MA_1)과 평행하지 않도록, 상기 제1 반도체 칩(120) 상에 상기 제2 반도체 칩(130)이 배치될 수 있다. 일 실시예에 따르면, 상기 제2 반도체 칩(130)의 장변(MA_2)은 상기 제1 반도체 칩(120)의 장변(MA_1)과 소정의 각도로 회전될 수 있다. 본 실시예에 따르면, 상기 제2 반도체 칩(130)의 장변(MA_2)이 상기 제1 반도체 칩(120)의 장변(MA_1)과 실질적으로 수직일 수 있다. 한편, 상기 제2 반도체 칩(130)의 중심은 상기 제1 반도체 칩(120)의 중심과 실질적으로 동일할 수 있다.
상기 제3 반도체 칩(140)의 장변이 상기 제2 반도체 칩(130)의 장변과 평행하지 않도록, 상기 제2 반도체 칩(130) 상에 상기 제3 반도체 칩(140)이 배치될 수 있다. 일 실시예에 따르면, 상기 제3 반도체 칩(140)의 장변은 상기 제2 반도체 칩(130)의 장변과 소정의 각도로 회전될 수 있다. 본 실시예에 따르면, 상기 제3 반도체 칩(140)의 장변이 상기 제2 반도체 칩(130)의 장변과 실질적으로 수직일 수 있다. 상기 제3 반도체 칩(140)은 상기 제1 반도체 칩(120)과 포개지게 배치될 수 있다. 한편, 상기 제3 반도체 칩(140)의 중심은 상기 제2 반도체 칩(130)의 중심과 실질적으로 동일할 수 있다.
상기 제4 반도체 칩(150)의 장변이 상기 제3 반도체 칩(140)의 장변과 평행하지 않도록, 상기 제3 반도체 칩(140) 상에 상기 제4 반도체 칩(150)이 배치될 수 있다. 일 실시예에 따르면, 상기 제4 반도체 칩(150)의 장변은 상기 제3 반도체 칩(140)의 장변과 소정의 각도로 회전될 수 있다. 본 실시예에 따르면, 상기 제4 반도체 칩(150)의 장변이 상기 제3 반도체 칩(140)의 장변과 실질적으로 수직일 수 있다. 다른 예로, 상기 제4 반도체 칩(150)은 상기 제2 반도체 칩(130)과 포개지게 배치될 수 있다. 한편, 상기 제4 반도체 칩(150)의 중심은 상기 제3 반도체 칩(140)의 중심과 실질적으로 동일할 수 있다.
상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150)의 각 변들 각각은 상기 기판(100)의 변과 평행하지 않게 배치될 수 있다.
상기 제1 및 제3 반도체 칩들(120, 140)의 장변이 기판의 대각선(DL1)과 실질적으로 평행하게 배치하고, 상기 제2 및 제4 반도체 칩들(130, 150)의 장변이 상기 기판의 다른 대각선(DL2)과 실질적으로 평행하게 배치됨으로써, 상기 기판(100)의 모서리 부분으로 상기 제1 내지 제4 반도체 칩들(120, 130, 140, 150)의 구속력을 증대시킬 수 있다. 따라서, 반도체 패키지의 뒤틀림 또는 휘는 현상을 억제시킬 수 있다.
( 응용예 )
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 반도체 패키지가 뒤틀리거나 휘지 않아 메모리(310)의 구조적 안정성을 향상시킬 수 있다.
도 4b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 4a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
120: 제1 반도체 칩
130: 제2 반도체 칩

Claims (8)

  1. 기판;
    상기 기판 상에 배치되며, 장변 및 단변을 포함하는 직사각형의 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되며, 장변 및 단변을 포함하는 직사각형의 제2 반도체 칩을 포함하되,
    상기 기판, 제1 및 제2 반도체 칩들의 중심을 실질적으로 동일하며,
    상기 제1 반도체 칩의 장변은 상기 기판의 대각선과 실질적으로 평행하며,
    상기 제2 반도체 칩의 장변은 상기 제1 반도체 칩의 장변과 평행하지 않은 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 반도체 칩의 장변은 상기 제1 반도체 칩의 장변에 수직한 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들의 변들은 상기 기판의 변들과 평행하지 않은 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들은 실질적으로 동일한 크기 및 형상을 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들 사이에 배치되며, 상기 제1 반도체 칩과 실질적으로 동일한 크기 및 형상을 갖는 제3 반도체 칩을 더 포함하되,
    상기 제3 반도체 칩은 상기 제1 반도체 칩과 포개지는 반도체 패키지.
  6. 평면적으로 사각형의 기판; 및
    평면적으로 직사각형을 가지며, 상기 기판 상에 적층된 다수의 반도체 칩들을 포함하되,
    상기 기판 및 다수의 반도체 칩들의 중심은 실질적으로 동일하며,
    상기 다수의 반도체 칩들 중 적어도 하나의 반도체 칩의 장변이 상기 기판의 대각선과 실질적으로 평행한 반도체 패키지.
  7. 제6항에 있어서,
    상기 장변이 상기 기판의 대각선과 실질적으로 평행하게 배치된 적어도 하나의 반도체 칩은, 상기 다수의 반도체 칩들 중 상기 기판에 가장 인접하게 배치된 반도체 칩인 반도체 패키지.
  8. 제6항에 있어서,
    상기 반도체 칩들의 변들 각각은 상기 기판의 변과 평행하지 않게 배치되는 반도체 패키지.
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