JPH0653272A - 半導体チップ及びｔａｂ方式半導体装置 - Google Patents
半導体チップ及びｔａｂ方式半導体装置Info
- Publication number
- JPH0653272A JPH0653272A JP22065492A JP22065492A JPH0653272A JP H0653272 A JPH0653272 A JP H0653272A JP 22065492 A JP22065492 A JP 22065492A JP 22065492 A JP22065492 A JP 22065492A JP H0653272 A JPH0653272 A JP H0653272A
- Authority
- JP
- Japan
- Prior art keywords
- electrode terminals
- semiconductor chip
- large number
- chip
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 電極端子の数及びピッチが従来と同一の場合
には電極端子間の最長距離を短縮することができ、また
逆に、電極端子のピッチ及び最長距離が従来と同一の場
合には電極端子の数を増加させることができるようにす
る。 【構成】 半導体チップ１０の多数の電極端子１１をチ
ップ表面の対角線に沿って十字形で二列に配列する。フ
ィルムキャリヤ２０の各インナーリード２２ａを各電極
端子１１に対応するように配列し、アウターリード２２
ｂを外方へほぼ直線状に延出させる。各電極端子１１を
外周部に一列状に配列したものに比較して、電極端子１
１間の最長距離Ｌ3 が大幅に短縮され、各電極端子１１
と各インナーリード２２ａとの一括ボンディングの歩留
りが向上する。
には電極端子間の最長距離を短縮することができ、また
逆に、電極端子のピッチ及び最長距離が従来と同一の場
合には電極端子の数を増加させることができるようにす
る。 【構成】 半導体チップ１０の多数の電極端子１１をチ
ップ表面の対角線に沿って十字形で二列に配列する。フ
ィルムキャリヤ２０の各インナーリード２２ａを各電極
端子１１に対応するように配列し、アウターリード２２
ｂを外方へほぼ直線状に延出させる。各電極端子１１を
外周部に一列状に配列したものに比較して、電極端子１
１間の最長距離Ｌ3 が大幅に短縮され、各電極端子１１
と各インナーリード２２ａとの一括ボンディングの歩留
りが向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ及びこの
半導体チップをフィルムキャリヤに搭載したＴＡＢ方式
半導体装置に関する。
半導体チップをフィルムキャリヤに搭載したＴＡＢ方式
半導体装置に関する。
【０００２】
【従来の技術】半導体装置の実装化技術のなかで、特に
多リード化・小形高密度化の顕著なものとして、ＴＡＢ
（Tape Automated Bonding）方式が知られている。この
ＴＡＢ方式は、例えば図５及び図６に示すように、多数
の導電性リード２を絶縁性フィルム基材３上に形成して
なるフィルムキャリヤ１を用い、フィルム基材３に形成
されたデバイス孔４内において各リード２の一端部であ
るインナーリード２ａを半導体チップ５の多数の電極端
子（バンプ）６に接合し、各リード２の他端部であるア
ウターリード２ｂを外部回路基板等に接続するようにし
たものである。
多リード化・小形高密度化の顕著なものとして、ＴＡＢ
（Tape Automated Bonding）方式が知られている。この
ＴＡＢ方式は、例えば図５及び図６に示すように、多数
の導電性リード２を絶縁性フィルム基材３上に形成して
なるフィルムキャリヤ１を用い、フィルム基材３に形成
されたデバイス孔４内において各リード２の一端部であ
るインナーリード２ａを半導体チップ５の多数の電極端
子（バンプ）６に接合し、各リード２の他端部であるア
ウターリード２ｂを外部回路基板等に接続するようにし
たものである。
【０００３】上記各インナーリード２ａと各電極端子６
との接合は、通常、図６に示すように、ツール７とステ
ージ８とを有するボンディング装置によって行われる。
即ち、ステージ８上に載置された半導体チップ５の各電
極端子６にフィルムキャリヤ１の各インナーリード２ａ
がツール７の先端面により加熱加圧されて一括ボンディ
ング（ギャングボンディング）される。
との接合は、通常、図６に示すように、ツール７とステ
ージ８とを有するボンディング装置によって行われる。
即ち、ステージ８上に載置された半導体チップ５の各電
極端子６にフィルムキャリヤ１の各インナーリード２ａ
がツール７の先端面により加熱加圧されて一括ボンディ
ング（ギャングボンディング）される。
【０００４】ところで、上述のようなＴＡＢ方式によっ
て実装される従来の一般的な半導体チップ５は、その多
数の電極端子６がチップ表面の外周部に沿って一列状に
配列されていた。また、将来技術として、チップ表面の
内周部にも複数の電極端子を設置したエリアアレイＴＡ
Ｂと呼ばれるものも提案されているが、その電極端子の
設置に関し、特定の意図をもった配列構造は提案されて
いない。
て実装される従来の一般的な半導体チップ５は、その多
数の電極端子６がチップ表面の外周部に沿って一列状に
配列されていた。また、将来技術として、チップ表面の
内周部にも複数の電極端子を設置したエリアアレイＴＡ
Ｂと呼ばれるものも提案されているが、その電極端子の
設置に関し、特定の意図をもった配列構造は提案されて
いない。
【０００５】
【発明が解決しようとする課題】しかしながら、多数の
電極端子６をチップ表面の外周部に沿って一列状に配列
した半導体チップ５においては、チップサイズの拡大に
伴い、最も離れた電極端子６間の距離（以下、最長距離
という）は拡大され、従来の一括ボンディングが可能な
半導体チップ５の大きさに関する限界に近づきつつあ
る。
電極端子６をチップ表面の外周部に沿って一列状に配列
した半導体チップ５においては、チップサイズの拡大に
伴い、最も離れた電極端子６間の距離（以下、最長距離
という）は拡大され、従来の一括ボンディングが可能な
半導体チップ５の大きさに関する限界に近づきつつあ
る。
【０００６】これを図５及び図６に示す一般的な論理Ｌ
ＳＩチップで説明すると、半導体チップ５の外周四辺に
例えば１２０μｍピッチで４００ピンの電極端子６が配
列されている場合、半導体チップ５の一辺の長さＬ1 ≒
１２ｍｍとなる。この場合、電極端子６間の最長距離Ｌ
2 は、ほぼ対角線の長さに相当し、Ｌ2 ≒１２×√２≒
１７ｍｍとなる。これらの電極端子６を一括ボンディン
グする場合、最長距離Ｌ2 にある電極端子６間の高低差
の許容量を最大５μｍと考えると、ツール７の傾き許容
量（角度θ1 ）は０．０１６°となる。これは一括ボン
ディングの際に必要なツール７の傾斜調整の限界に近
い。
ＳＩチップで説明すると、半導体チップ５の外周四辺に
例えば１２０μｍピッチで４００ピンの電極端子６が配
列されている場合、半導体チップ５の一辺の長さＬ1 ≒
１２ｍｍとなる。この場合、電極端子６間の最長距離Ｌ
2 は、ほぼ対角線の長さに相当し、Ｌ2 ≒１２×√２≒
１７ｍｍとなる。これらの電極端子６を一括ボンディン
グする場合、最長距離Ｌ2 にある電極端子６間の高低差
の許容量を最大５μｍと考えると、ツール７の傾き許容
量（角度θ1 ）は０．０１６°となる。これは一括ボン
ディングの際に必要なツール７の傾斜調整の限界に近
い。
【０００７】このように、半導体チップ５のサイズの拡
大に伴って電極端子６間の最長距離Ｌ2 が大きくなる
程、ツール７の傾き許容量（角度θ1 ）は厳しくなり、
接合不良が生じ易く、歩留りの悪化が問題となる。な
お、一括ボンディングに代わり、インナーリード２ａと
電極端子６とを一つずつ接合するシングルポイントボン
ディング法も提案されているが、これは多リードになる
ほど生産性が悪くなる。
大に伴って電極端子６間の最長距離Ｌ2 が大きくなる
程、ツール７の傾き許容量（角度θ1 ）は厳しくなり、
接合不良が生じ易く、歩留りの悪化が問題となる。な
お、一括ボンディングに代わり、インナーリード２ａと
電極端子６とを一つずつ接合するシングルポイントボン
ディング法も提案されているが、これは多リードになる
ほど生産性が悪くなる。
【０００８】また、半導体チップ５のサイズが拡大し
て、電極端子６間の最長距離Ｌ2 が大きくなった場合、
ポリイミド等からなるフィルム基材３とシリコン等から
なる半導体チップ５との熱膨張係数の差によって、接合
部分の破断等が生じ易くなり、接合寿命が低下するとい
う問題もある。
て、電極端子６間の最長距離Ｌ2 が大きくなった場合、
ポリイミド等からなるフィルム基材３とシリコン等から
なる半導体チップ５との熱膨張係数の差によって、接合
部分の破断等が生じ易くなり、接合寿命が低下するとい
う問題もある。
【０００９】さらに、この種の半導体チップ５において
は、電極端子６の数の増加に対する要請が著しい。しか
し、リード２をフィルム基材３上で交差させることがで
きない単層配線のフィルムキャリヤ１に搭載される半導
体チップ５において、電極端子６のピッチを同一として
配線可能な範囲内で電極端子６の数を増加させるとなる
と、電極端子６を外周部に一列状に配列する場合には半
導体チップ５のサイズを拡大する必要がある。また、半
導体チップ５のサイズを変えない場合には電極端子６を
外周部に千鳥状に配列する方法が考えられる。しかしな
がら、半導体チップ５のサイズの拡大には前述の一括ボ
ンディングによる限界があり、電極端子６の千鳥状配列
は一括ボンディングが難しい。このため、一括ボンディ
ングが可能な範囲で、電極端子６の数を増加させること
ができるものが望まれている。
は、電極端子６の数の増加に対する要請が著しい。しか
し、リード２をフィルム基材３上で交差させることがで
きない単層配線のフィルムキャリヤ１に搭載される半導
体チップ５において、電極端子６のピッチを同一として
配線可能な範囲内で電極端子６の数を増加させるとなる
と、電極端子６を外周部に一列状に配列する場合には半
導体チップ５のサイズを拡大する必要がある。また、半
導体チップ５のサイズを変えない場合には電極端子６を
外周部に千鳥状に配列する方法が考えられる。しかしな
がら、半導体チップ５のサイズの拡大には前述の一括ボ
ンディングによる限界があり、電極端子６の千鳥状配列
は一括ボンディングが難しい。このため、一括ボンディ
ングが可能な範囲で、電極端子６の数を増加させること
ができるものが望まれている。
【００１０】そこで本発明は、電極端子の数及びピッチ
が従来と同一の場合には電極端子間の最長距離を短縮す
ることができ、また逆に、電極端子のピッチ及び最長距
離が従来と同一の場合には電極端子の数を増加させるこ
とができる半導体チップ及びＴＡＢ方式半導体装置を提
供することを目的とする。
が従来と同一の場合には電極端子間の最長距離を短縮す
ることができ、また逆に、電極端子のピッチ及び最長距
離が従来と同一の場合には電極端子の数を増加させるこ
とができる半導体チップ及びＴＡＢ方式半導体装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体チップは、多数の半導体回路素
子を集積し、これらの回路素子に対する外部接続用の多
数の電極端子を備えており、前記多数の電極端子が前記
半導体チップ表面の中央から放射状に配列されているも
のである。
に、本発明による半導体チップは、多数の半導体回路素
子を集積し、これらの回路素子に対する外部接続用の多
数の電極端子を備えており、前記多数の電極端子が前記
半導体チップ表面の中央から放射状に配列されているも
のである。
【００１２】また、前記半導体チップにおいて、前記放
射状の配列は十字形の配列をも含むものである。
射状の配列は十字形の配列をも含むものである。
【００１３】さらに、本発明による半導体チップは、多
数の半導体回路素子を集積し、これらの回路素子に対す
る外部接続用の多数の電極端子を備えており、前記多数
の電極端子が前記半導体チップ表面の対角線に沿って二
列に配列されているものである。
数の半導体回路素子を集積し、これらの回路素子に対す
る外部接続用の多数の電極端子を備えており、前記多数
の電極端子が前記半導体チップ表面の対角線に沿って二
列に配列されているものである。
【００１４】また、本発明によるＴＡＢ方式半導体装置
は、前記半導体チップと、多数の導電性リードを絶縁性
フィルム基材上に形成してなるフィルムキャリヤとから
なり、前記フィルムキャリヤは、各リードの一端部が前
記半導体チップの各電極端子に対応するように配列され
ると共に、他端部が外方へほぼ直線状に延出され、前記
半導体チップの各電極端子に前記フィルムキャリヤの各
リードの一端部が一括接合されているものである。
は、前記半導体チップと、多数の導電性リードを絶縁性
フィルム基材上に形成してなるフィルムキャリヤとから
なり、前記フィルムキャリヤは、各リードの一端部が前
記半導体チップの各電極端子に対応するように配列され
ると共に、他端部が外方へほぼ直線状に延出され、前記
半導体チップの各電極端子に前記フィルムキャリヤの各
リードの一端部が一括接合されているものである。
【００１５】
【作用】上記のように構成された本発明によれば、多数
の電極端子をチップ表面の中央から放射状に、より好ま
しくはチップ表面の対角線に沿って二列に配列すること
によって、多数の電極端子をチップ表面の外周部に沿っ
て一列状に配列したものと比較して、電極端子の数及び
ピッチが同一の場合でも、電極端子間の最長距離を短縮
することができる。また逆に、電極端子のピッチ及び最
長距離が同一の場合には、電極端子の数を増加させるこ
とができる。
の電極端子をチップ表面の中央から放射状に、より好ま
しくはチップ表面の対角線に沿って二列に配列すること
によって、多数の電極端子をチップ表面の外周部に沿っ
て一列状に配列したものと比較して、電極端子の数及び
ピッチが同一の場合でも、電極端子間の最長距離を短縮
することができる。また逆に、電極端子のピッチ及び最
長距離が同一の場合には、電極端子の数を増加させるこ
とができる。
【００１６】
【実施例】以下、本発明の実施例を図１〜図４を参照し
て説明する。まず、図１及び図２は本発明を論理ＬＳＩ
チップ及びこのチップを用いたＴＡＢ方式半導体装置に
適用した第１実施例である。
て説明する。まず、図１及び図２は本発明を論理ＬＳＩ
チップ及びこのチップを用いたＴＡＢ方式半導体装置に
適用した第１実施例である。
【００１７】図１に示すように、この半導体チップ１０
の表面には多数の電極端子１１が設けられているが、こ
れらの電極端子１１はチップ表面の中央から放射状に、
特にこの例ではチップ表面の対角線に沿って十字形で二
列に配列されている。
の表面には多数の電極端子１１が設けられているが、こ
れらの電極端子１１はチップ表面の中央から放射状に、
特にこの例ではチップ表面の対角線に沿って十字形で二
列に配列されている。
【００１８】次に、図１及び図２に示すように、上記半
導体チップ１０が搭載されるフィルムキャリヤ２０は、
ポリイミド樹脂等からなる可撓性かつ絶縁性を有するフ
ィルム基材２１と、このフィルム基材２１上にＣｕ箔等
の導電性金属材料によりパターン形成された多数のリー
ド２２とによって構成されている。フィルム基材２１に
は電極端子接合用の開孔部２３が設けられている。この
開孔部２３は上記半導体チップ１０の電極端子１１の配
列に対応するように中央から放射状に、特にこの例では
対角線に沿って十字形に形成されている。即ち、このフ
ィルム基材２１には従来例のようなデバイス孔がなく、
開孔部２３以外がフィルム基材２１と一体の遮蔽部２４
によって構成されている。そして、各リード２２の一端
部は開孔部２３内に突出されたインナーリード２２ａと
なっており、他端部は外方へ直線状に延出されてアウタ
ーリード２２ｂとなっている。なお、フィルム基材２１
にはアウターリード孔やスプロケット孔等が設けられる
が、ここでは図示省略する。
導体チップ１０が搭載されるフィルムキャリヤ２０は、
ポリイミド樹脂等からなる可撓性かつ絶縁性を有するフ
ィルム基材２１と、このフィルム基材２１上にＣｕ箔等
の導電性金属材料によりパターン形成された多数のリー
ド２２とによって構成されている。フィルム基材２１に
は電極端子接合用の開孔部２３が設けられている。この
開孔部２３は上記半導体チップ１０の電極端子１１の配
列に対応するように中央から放射状に、特にこの例では
対角線に沿って十字形に形成されている。即ち、このフ
ィルム基材２１には従来例のようなデバイス孔がなく、
開孔部２３以外がフィルム基材２１と一体の遮蔽部２４
によって構成されている。そして、各リード２２の一端
部は開孔部２３内に突出されたインナーリード２２ａと
なっており、他端部は外方へ直線状に延出されてアウタ
ーリード２２ｂとなっている。なお、フィルム基材２１
にはアウターリード孔やスプロケット孔等が設けられる
が、ここでは図示省略する。
【００１９】そして、図２に示すように、半導体チップ
１０の各電極端子１１とフィルムキャリヤ２０の各イン
ナーリード２２ａとが、ツール３０とステージ３１とを
有するボンディング装置によって一括ボンディングされ
る。そのツール３０は少なくとも先端面がインナーリー
ド２２ａ及び電極端子１１の配列に対応して十字形に形
成され、フィルム基材２１の遮蔽部２４を避けた形状と
なっている。
１０の各電極端子１１とフィルムキャリヤ２０の各イン
ナーリード２２ａとが、ツール３０とステージ３１とを
有するボンディング装置によって一括ボンディングされ
る。そのツール３０は少なくとも先端面がインナーリー
ド２２ａ及び電極端子１１の配列に対応して十字形に形
成され、フィルム基材２１の遮蔽部２４を避けた形状と
なっている。
【００２０】このボンディングによって、半導体チップ
１０がフィルムキャリヤ２０に搭載されると、半導体チ
ップ１０の上面の各電極端子１１の周辺を除く能動素子
領域Ｐが遮蔽部２４により全面的に覆われることにな
る。
１０がフィルムキャリヤ２０に搭載されると、半導体チ
ップ１０の上面の各電極端子１１の周辺を除く能動素子
領域Ｐが遮蔽部２４により全面的に覆われることにな
る。
【００２１】上述のように構成された第１実施例によれ
ば、半導体チップ１０の多数の電極端子１１がチップ表
面の対角線に沿って二列に配列されているので、電極端
子１１が従来例と同様に１２０μｍピッチで４００ピン
とすると、電極端子１１間の最長距離Ｌ3 は０．１２×
１００＝１２ｍｍとなり、従来例における最長距離Ｌ2
よりも大幅に短縮することができる。
ば、半導体チップ１０の多数の電極端子１１がチップ表
面の対角線に沿って二列に配列されているので、電極端
子１１が従来例と同様に１２０μｍピッチで４００ピン
とすると、電極端子１１間の最長距離Ｌ3 は０．１２×
１００＝１２ｍｍとなり、従来例における最長距離Ｌ2
よりも大幅に短縮することができる。
【００２２】そして、これらの電極端子１１を一括ボン
ディングする場合、最長距離Ｌ3 にある電極端子１１間
の高低差の許容量を従来例と同様に最大５μｍとする
と、ツール３０の傾き許容量（角度θ2 ）は０．０２４
°となる。これにより一括ボンディングの際に必要なツ
ール３０の傾斜調整が極めて容易になる。なお、上記傾
き許容量（角度θ2 ）は、従来例において一辺が約８．
５ｍｍの半導体チップの一括ボンディングに対応する。
従って、ボンディングとしては非常に容易になり、確実
な接合によって歩留り向上に寄与する。
ディングする場合、最長距離Ｌ3 にある電極端子１１間
の高低差の許容量を従来例と同様に最大５μｍとする
と、ツール３０の傾き許容量（角度θ2 ）は０．０２４
°となる。これにより一括ボンディングの際に必要なツ
ール３０の傾斜調整が極めて容易になる。なお、上記傾
き許容量（角度θ2 ）は、従来例において一辺が約８．
５ｍｍの半導体チップの一括ボンディングに対応する。
従って、ボンディングとしては非常に容易になり、確実
な接合によって歩留り向上に寄与する。
【００２３】なお、電極端子１１間の最長距離Ｌ3 が短
縮することによって、ポリイミド等からなるフィルム基
材２１とシリコン等からなる半導体チップ１０との熱膨
張係数差の影響が少なくなるので、接合部分の破断等が
生じ難くなり、接合寿命も向上する。
縮することによって、ポリイミド等からなるフィルム基
材２１とシリコン等からなる半導体チップ１０との熱膨
張係数差の影響が少なくなるので、接合部分の破断等が
生じ難くなり、接合寿命も向上する。
【００２４】さらに、このような電極端子１１の配列構
造によれば、電極端子１１のピッチが従来例と同一で、
電極端子１１間の最長距離Ｌ3 が従来例と同様に１７ｍ
ｍまでの一括ボンディングが可能になれば、電極端子１
１の数を５６７ピンまで大幅に増加させることができ
る。
造によれば、電極端子１１のピッチが従来例と同一で、
電極端子１１間の最長距離Ｌ3 が従来例と同様に１７ｍ
ｍまでの一括ボンディングが可能になれば、電極端子１
１の数を５６７ピンまで大幅に増加させることができ
る。
【００２５】そして、上述のように、電極端子１１間の
最長距離Ｌ3 の短縮化または電極端子１１の数の増大が
可能でありながら、単層配線のフィルムキャリヤ２０に
よって、各電極端子１１に接合された各リード２２を、
フィルム基材２１上で交差させることなく、外方へほぼ
直線状に延出させて引出すことができる。
最長距離Ｌ3 の短縮化または電極端子１１の数の増大が
可能でありながら、単層配線のフィルムキャリヤ２０に
よって、各電極端子１１に接合された各リード２２を、
フィルム基材２１上で交差させることなく、外方へほぼ
直線状に延出させて引出すことができる。
【００２６】ところで、図５及び図６で説明したよう
に、従来のＴＡＢ方式半導体装置においては、半導体チ
ップ５がフィルムキャリヤ１のデバイス孔４内に位置す
るので、半導体チップ５の上面の能動素子領域Ｐが全面
的に露出した構造となっている。このため、α線や宇宙
線等の放射線の影響によって、半導体チップ５の能動素
子領域Ｐにあるメモリー回路等のエラーが発生する（論
理回路でもフリップフロップの反転が宇宙線で起こる）
のが問題となっていた。
に、従来のＴＡＢ方式半導体装置においては、半導体チ
ップ５がフィルムキャリヤ１のデバイス孔４内に位置す
るので、半導体チップ５の上面の能動素子領域Ｐが全面
的に露出した構造となっている。このため、α線や宇宙
線等の放射線の影響によって、半導体チップ５の能動素
子領域Ｐにあるメモリー回路等のエラーが発生する（論
理回路でもフリップフロップの反転が宇宙線で起こる）
のが問題となっていた。
【００２７】そこで、放射線に対するエラー防止対策と
して、半導体チップ５の能動素子領域Ｐを覆うパッシベ
ーションの上に、さらにポリイミド等の遮蔽膜を塗布し
たりすることが行われている。しかし、充分に厚い遮蔽
膜を形成することは困難である上に、特別な塗布工程が
必要となって、半導体チップ５の製造コストが非常に高
くなるという問題があった。
して、半導体チップ５の能動素子領域Ｐを覆うパッシベ
ーションの上に、さらにポリイミド等の遮蔽膜を塗布し
たりすることが行われている。しかし、充分に厚い遮蔽
膜を形成することは困難である上に、特別な塗布工程が
必要となって、半導体チップ５の製造コストが非常に高
くなるという問題があった。
【００２８】しかしながら、図１及び図２に示すよう
に、本実施例においては、半導体チップ１０の各電極端
子１１とフィルムキャリヤ２０の各インナーリード２２
ａとがフィルム基材２１の開孔部２３内で接合され、半
導体チップ１０の能動素子領域Ｐがフィルム基材２１と
一体の遮蔽部２４によって全面的に覆われる。
に、本実施例においては、半導体チップ１０の各電極端
子１１とフィルムキャリヤ２０の各インナーリード２２
ａとがフィルム基材２１の開孔部２３内で接合され、半
導体チップ１０の能動素子領域Ｐがフィルム基材２１と
一体の遮蔽部２４によって全面的に覆われる。
【００２９】これにより、半導体チップ１０の能動素子
領域Ｐに特別な遮蔽膜を塗布したりすることなく、遮蔽
部２４によってα線や宇宙線等の放射線に対する半導体
チップ１０のエラー防止対策を行うことができる。そし
て、遮蔽部２４はフィルム基材２１と一体なので、半導
体チップ１０の能動素子領域Ｐに容易に対応させること
ができると共に、塗布よりも充分に厚い膜（最低７０μ
ｍ）を得ることができ、放射線に対する完全な遮蔽効果
が低コストで実現できる。
領域Ｐに特別な遮蔽膜を塗布したりすることなく、遮蔽
部２４によってα線や宇宙線等の放射線に対する半導体
チップ１０のエラー防止対策を行うことができる。そし
て、遮蔽部２４はフィルム基材２１と一体なので、半導
体チップ１０の能動素子領域Ｐに容易に対応させること
ができると共に、塗布よりも充分に厚い膜（最低７０μ
ｍ）を得ることができ、放射線に対する完全な遮蔽効果
が低コストで実現できる。
【００３０】次に、図３及び図４は本発明をメモリーＬ
ＳＩチップ及びこのチップを用いたＴＡＢ方式半導体装
置に適用した第２実施例である。
ＳＩチップ及びこのチップを用いたＴＡＢ方式半導体装
置に適用した第２実施例である。
【００３１】図３に示すように、この半導体チップ４０
においては、多数の電極端子４１がチップ表面の中央か
ら長手方向に沿って二列に配列されている。そして、フ
ィルムキャリヤ５０のフィルム基材５１に設けられた開
孔部５３は、上記半導体チップ４０の電極端子４１の配
列に対応するように中央から長手方向に沿って長方形状
に形成されている。この場合も、開孔部５３以外がフィ
ルム基材５１と一体の遮蔽部５４によって構成されてい
る。そして、各リード５２の一端部は開孔部５３内に突
出されたインナーリード５２ａとなっており、他端部は
外方へ直線状に延出されてアウターリード５２ｂとなっ
ている。
においては、多数の電極端子４１がチップ表面の中央か
ら長手方向に沿って二列に配列されている。そして、フ
ィルムキャリヤ５０のフィルム基材５１に設けられた開
孔部５３は、上記半導体チップ４０の電極端子４１の配
列に対応するように中央から長手方向に沿って長方形状
に形成されている。この場合も、開孔部５３以外がフィ
ルム基材５１と一体の遮蔽部５４によって構成されてい
る。そして、各リード５２の一端部は開孔部５３内に突
出されたインナーリード５２ａとなっており、他端部は
外方へ直線状に延出されてアウターリード５２ｂとなっ
ている。
【００３２】そして、図４に示すように、半導体チップ
４０の各電極端子４１とフィルムキャリヤ５０の各イン
ナーリード５２ａとが、ツール６０とステージ６１とを
有するボンディング装置によって一括ボンディングされ
る。そのツール６０は少なくとも先端面がインナーリー
ド５２ａ及び電極端子４１の配列に対応して長方形状に
形成され、フィルム基材５１の遮蔽部５４を避けた形状
となっている。
４０の各電極端子４１とフィルムキャリヤ５０の各イン
ナーリード５２ａとが、ツール６０とステージ６１とを
有するボンディング装置によって一括ボンディングされ
る。そのツール６０は少なくとも先端面がインナーリー
ド５２ａ及び電極端子４１の配列に対応して長方形状に
形成され、フィルム基材５１の遮蔽部５４を避けた形状
となっている。
【００３３】この第２実施例においても、電極端子４１
をチップ表面の外周部に沿って一列状に配列したものに
比較して、電極端子４１間の最長距離Ｌ4 を大幅に短縮
することができる。従って、第１実施例と同様に、一括
ボンディングの際の歩留り向上及び接合寿命の向上を図
ることができ、また、電極端子４１の数の大幅な増加も
可能になる。
をチップ表面の外周部に沿って一列状に配列したものに
比較して、電極端子４１間の最長距離Ｌ4 を大幅に短縮
することができる。従って、第１実施例と同様に、一括
ボンディングの際の歩留り向上及び接合寿命の向上を図
ることができ、また、電極端子４１の数の大幅な増加も
可能になる。
【００３４】なお、本実施例においても、半導体チップ
４０の能動素子領域Ｐがフィルム基材５１と一体の遮蔽
部５４によって全面的に覆われるので、第１実施例と同
様に、放射線に対する完全な遮蔽効果が低コストで実現
できる。
４０の能動素子領域Ｐがフィルム基材５１と一体の遮蔽
部５４によって全面的に覆われるので、第１実施例と同
様に、放射線に対する完全な遮蔽効果が低コストで実現
できる。
【００３５】以上、本発明の実施例に付き説明したが、
本発明は上記実施例に限定されることなく、本発明の技
術的思想に基づいて各種の有効な変更並びに応用が可能
である。例えば、実施例では半導体チップの各電極端子
をチップ表面の対角線或いは長手方向に沿って二列に配
列したが、この配列構造は、各電極端子から各リードを
互いに交差しないようにほぼ直線状に引出せるもの、即
ちチップ表面の中央から放射状に配列されるものであれ
ばよい。
本発明は上記実施例に限定されることなく、本発明の技
術的思想に基づいて各種の有効な変更並びに応用が可能
である。例えば、実施例では半導体チップの各電極端子
をチップ表面の対角線或いは長手方向に沿って二列に配
列したが、この配列構造は、各電極端子から各リードを
互いに交差しないようにほぼ直線状に引出せるもの、即
ちチップ表面の中央から放射状に配列されるものであれ
ばよい。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
多数の電極端子をチップ表面の中央から放射状に、より
好ましくはチップ表面の対角線に沿って二列に配列する
ことによって、多数の電極端子をチップ表面の外周部に
沿って一列状に配列した従来のものに比較して、電極端
子の数及びピッチが同一の場合でも、電極端子間の最長
距離を短縮することができる。従って、各電極端子と各
リードとの接合を生産性の高い一括ボンディングによっ
て行う際に、ボンディングツールの傾斜調整が極めて容
易になり、接合不良をなくすことができて、歩留りを大
幅に向上させることができる。また、電極端子間の最長
距離の短縮によって、フィルム基材と半導体チップとの
熱膨張係数差に起因する接合部分の破断が生じ難くなる
ので、接合寿命も著しく向上させることができる。さら
に、本発明によれば、電極端子のピッチが従来と同一
で、電極端子間の最長距離が従来と同一の長さまで許容
される場合には、電極端子の数を大幅に増加させること
ができる。それでいて、各電極端子に接合された各リー
ドを外方へほぼ直線状に延出させることができるので、
単層配線のフィルムキャリヤによって各リードの引出し
が可能となる。
多数の電極端子をチップ表面の中央から放射状に、より
好ましくはチップ表面の対角線に沿って二列に配列する
ことによって、多数の電極端子をチップ表面の外周部に
沿って一列状に配列した従来のものに比較して、電極端
子の数及びピッチが同一の場合でも、電極端子間の最長
距離を短縮することができる。従って、各電極端子と各
リードとの接合を生産性の高い一括ボンディングによっ
て行う際に、ボンディングツールの傾斜調整が極めて容
易になり、接合不良をなくすことができて、歩留りを大
幅に向上させることができる。また、電極端子間の最長
距離の短縮によって、フィルム基材と半導体チップとの
熱膨張係数差に起因する接合部分の破断が生じ難くなる
ので、接合寿命も著しく向上させることができる。さら
に、本発明によれば、電極端子のピッチが従来と同一
で、電極端子間の最長距離が従来と同一の長さまで許容
される場合には、電極端子の数を大幅に増加させること
ができる。それでいて、各電極端子に接合された各リー
ドを外方へほぼ直線状に延出させることができるので、
単層配線のフィルムキャリヤによって各リードの引出し
が可能となる。
【図１】本発明の第１実施例における半導体チップ及び
フィルムキャリヤの平面図である。
フィルムキャリヤの平面図である。
【図２】第１実施例におけるボンディング時の断面図で
ある。
ある。
【図３】本発明の第２実施例における半導体チップ及び
フィルムキャリヤの平面図である。
フィルムキャリヤの平面図である。
【図４】第２実施例におけるボンディング時の断面図で
ある。
ある。
【図５】従来例における半導体チップ及びフィルムキャ
リヤの平面図である。
リヤの平面図である。
【図６】従来例におけるボンディング時の断面図であ
る。
る。
１０、４０ 半導体チップ １１、４１ 電極端子 ２０、５０ フィルムキャリヤ ２１、５１ フィルム基材 ２２、５２ リード ２２ａ、５２ａ インナーリード ２２ｂ、５２ｂ アウターリード ２３、５３ 開孔部 ２４、５４ 遮蔽部 ３０、６０ ツール ３１、６１ ステージ
Claims (4)
- 【請求項１】 多数の半導体回路素子を集積し、これら
の回路素子に対する外部接続用の多数の電極端子を備え
た半導体チップにおいて、前記多数の電極端子が前記半
導体チップ表面の中央から放射状に配列されていること
を特徴とする半導体チップ。 - 【請求項２】 前記放射状の配列は十字形の配列をも含
むことを特徴とする請求項１記載の半導体チップ。 - 【請求項３】 多数の半導体回路素子を集積し、これら
の回路素子に対する外部接続用の多数の電極端子を備え
た半導体チップにおいて、前記多数の電極端子が前記半
導体チップ表面の対角線に沿って二列に配列されている
ことを特徴とする半導体チップ。 - 【請求項４】 請求項１、２または３記載の半導体チッ
プと、多数の導電性リードを絶縁性フィルム基材上に形
成してなるフィルムキャリヤとからなり、 前記フィルムキャリヤは、各リードの一端部が前記半導
体チップの各電極端子に対応するように配列されると共
に、他端部が外方へほぼ直線状に延出され、 前記半導体チップの各電極端子に前記フィルムキャリヤ
の各リードの一端部が一括接合されていることを特徴と
するＴＡＢ方式半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22065492A JPH0653272A (ja) | 1992-07-28 | 1992-07-28 | 半導体チップ及びｔａｂ方式半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22065492A JPH0653272A (ja) | 1992-07-28 | 1992-07-28 | 半導体チップ及びｔａｂ方式半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653272A true JPH0653272A (ja) | 1994-02-25 |
Family
ID=16754361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22065492A Withdrawn JPH0653272A (ja) | 1992-07-28 | 1992-07-28 | 半導体チップ及びｔａｂ方式半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653272A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
| WO2014027535A1 (ja) * | 2012-08-13 | 2014-02-20 | ソニー株式会社 | 半導体装置及び電子機器 |
| US9061620B2 (en) | 2011-08-04 | 2015-06-23 | Toyota Boshoku Kabushiki Kaisha | Vehicle seat |
| US9530755B2 (en) | 2013-02-25 | 2016-12-27 | Samsung Electronics Co., Ltd. | Semiconductor packages |
-
1992
- 1992-07-28 JP JP22065492A patent/JPH0653272A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
| US9061620B2 (en) | 2011-08-04 | 2015-06-23 | Toyota Boshoku Kabushiki Kaisha | Vehicle seat |
| WO2014027535A1 (ja) * | 2012-08-13 | 2014-02-20 | ソニー株式会社 | 半導体装置及び電子機器 |
| US9530755B2 (en) | 2013-02-25 | 2016-12-27 | Samsung Electronics Co., Ltd. | Semiconductor packages |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1410701B1 (en) | Method of manufacturing an integrated circuit carrier | |
| US6396707B1 (en) | Ball grid array package | |
| US5864470A (en) | Flexible circuit board for ball grid array semiconductor package | |
| US7479408B2 (en) | Stack package made of chip scale packages | |
| KR100572946B1 (ko) | 반도체장치및그제조방법 | |
| US5844782A (en) | Printed wiring board and electronic device using same | |
| US6342728B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20070164457A1 (en) | Semiconductor package, substrate with conductive post, stacked type semiconductor device, manufacturing method of semiconductor package and manufacturing method of stacked type semiconductor device | |
| US5073817A (en) | Resin encapsulated semiconductor device with heat radiator | |
| JP3269171B2 (ja) | 半導体装置およびそれを有した時計 | |
| JP3516608B2 (ja) | 半導体装置 | |
| US6677219B2 (en) | Method of forming a ball grid array package | |
| JPH11354680A (ja) | プリント配線基板とこれを用いた半導体パッケージ | |
| KR20090017447A (ko) | 볼 그리드 어레이 패키지를 탑재할 수 있는 인쇄 회로 기판상의 편장형 주변부 솔더 볼 패드 | |
| KR20000057831A (ko) | 반도체 패키지 및 그 제조 방법 | |
| US6078104A (en) | Carrier film and integrated circuit device using the same and method of making the same | |
| US5973931A (en) | Printed wiring board and electronic device using same | |
| US20020111054A1 (en) | Ball grid array package and its fabricating process | |
| JPH09260579A (ja) | フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造 | |
| USH1267H (en) | Integrated circuit and lead frame assembly | |
| US8102046B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0653272A (ja) | 半導体チップ及びｔａｂ方式半導体装置 | |
| KR20000006433A (ko) | 비지에이형반도체장치의제조방법,비지에이형반도체장치용티에이비테이프,및비지에이형반도체장치 | |
| JPH0653286A (ja) | フィルムキャリヤ及びｔａｂ方式半導体装置 | |
| JP3555828B2 (ja) | 半導体実装用回路基板を備えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |