KR20090083709A - 인쇄회로기판, 반도체 패키지, 카드 및 시스템 - Google Patents

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Abstract

고용량의 반도체 칩의 패키징에 적용되어 높은 신뢰성을 확보할 수 있는 인쇄회로기판, 반도체 패키지와 이를 이용한 카드 및 시스템이 제공된다. 반도체 패키지는 제 1 면 및 제 2 면을 갖는 기판을 포함한다. 반도체 칩은 상기 기판의 제 1 면 상에 탑재된다. 적어도 하나의 랜드는 상기 기판의 제 2 면 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 포함한다. 마스크층은 상기 기판의 제 2 면을 덮고, 적어도 하나의 개구를 포함한다. 상기 적어도 하나의 개구는 상기 적어도 하나의 랜드를 노출한다. 적어도 하나의 외부 단자는 상기 적어도 하나의 랜드 상에 제공된다. 상기 적어도 하나의 랜드의 일부분은 상기 마스크층에 의해서 덮이고, 상기 적어도 하나의 랜드의 타부분의 측벽은 상기 적어도 하나의 개구에 의해서 노출된다. 상기 적어도 하나의 개구는 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같다.
인쇄회로기판, 반도체 패키지, 랜드, SMD, NSMD

Description

인쇄회로기판, 반도체 패키지, 카드 및 시스템{Printed circuit board, semiconductor package, card and system}
본 발명은 반도체 장치에 관한 것이고, 특히 반도체 칩을 실장하기 위한 인쇄회로기판, 반도체 패키지와 이들을 이용한 카드 및 시스템에 관한 것이다.
그 고성능화와 더불어 휴대 편의성을 위해서, 전자 제품은 소형화되고 고용량화되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 패키지는 기판의 면적을 줄이면서도 보다 많은 외부 단자들을 기판 상에 배치할 필요가 있다. 예를 들어, 볼 그리드 어레이(ball grid array; BGA) 타입의 반도체 패키지는 소형의 고성능 제품에 적합할 수 있다.
이러한 BGA 타입의 반도체 패키지에서, 외부 단자들은 기판의 뒷면에 배치된 랜드들에 접착될 수 있다. 예를 들어, 솔더 마스크 한정(solder mask defined; SMD) 타입의 경우, 랜드들의 외곽이 솔더 마스크층에 의해서 덮여 있고 외부 단자들은 노출된 랜드들의 상면과 접착될 수 있다. 다른 예로, 솔더 마스크 비한정(non-solder mask defined; NSMD) 타입의 경우, 랜드들의 외곽이 솔더 마스크층에 의해서 노출되고, 외부 단자들은 랜드들의 외곽뿐만 아니라 배선 라인들과 접착 될 수 있다.
하지만, 통상적인 SMD 또는 NSMD 타입의 반도체 패키지는 그 신뢰성에서 문제가 되고 있다.
도 14는 통상적인 SMD 타입의 반도체 패키지에서 외부 단자의 접착 신뢰성을 보여주는 사진이다. 도 14에서 상부가 SMD 타입의 반도체 패키지를 나타낸다. 도 14를 참조하면, SMD 타입의 경우, 솔더 조인트 신뢰성(solder joint reliability; SJR) 테스트 후 외부 단자(25)와 랜드(30)의 접착부 부근에 크랙(40)이 발생하여 외부 단자(25)와 랜드(30)의 연결 신뢰성이 떨어질 수 있다.
도 15는 통상적인 NSMD 타입의 반도체 패키지에서 외부 단자의 신뢰성을 보여주는 사진이다. 도 15를 참조하면, NSMD 타입의 경우, 배선 라인(60)에 크랙(45)이 발생할 수 있다. 이러한 크랙(45)은 랜드(30)를 덮는 외부 단자(미도시)의 계면부(50)에서 발생할 수 있다. 나아가, NSMD 타입의 경우, 외부 단자의 접착 면적이 넓어져 외부 단자의 밀도가 감소되고 배선 라인(60)을 조밀하게 배치하기 어렵다. 따라서, SMD 타입 또는 NSMD 타입의 장단점을 적절하게 조화시킬 필요가 있다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 고용량의 반도체 칩을 탑재하여 높은 신뢰성을 확보할 수 있는 인쇄회로기판 및 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지를 이용한 카드 및 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 인쇄회로기판이 제공된다. 제 1 면 및 제 2 면을 갖는 기판이 제공된다. 적어도 하나의 랜드는 상기 기판의 제 2 면 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 포함한다. 마스크층은 상기 기판의 제 2 면을 덮고, 상기 적어도 하나의 랜드를 노출하는 적어도 하나의 개구를 포함한다. 상기 적어도 하나의 랜드의 일부분은 상기 마스크층에 의해서 덮이고, 상기 적어도 하나의 랜드의 타부분의 측벽은 상기 적어도 하나의 개구에 의해서 노출된다. 상기 적어도 하나의 개구는 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 제 1 면 및 제 2 면을 갖는 기판이 제공된다. 반도체 칩은 상기 기판의 제 1 면 상에 탑재된다. 적어도 하나의 랜드는 상기 기판의 제 2 면 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 포함한다. 마스크층은 상기 기판의 제 2 면을 덮고, 적어도 하나의 개구를 포함한다. 상기 적어도 하나의 개구는 상기 적어도 하나의 랜드를 노출한다. 적어도 하나의 외부 단자는 상기 적어도 하나의 랜드 상에 제공된다. 상기 적어도 하나의 랜드의 일부분은 상기 마스크층에 의해서 덮이고, 상기 적어도 하나의 랜드의 타부분의 측벽은 상기 적어도 하나의 개구에 의해서 노출된다. 상기 적어도 하나의 개구는 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복 수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같다.
상기 본 발명에 따른 반도체 패키지의 일 예에 따르면, 상기 적어도 하나의 랜드에 연결된 배선 라인을 더 포함하고, 상기 배선 라인은 상기 마스크층에 의해서 덮이도록 배치될 수 있다.
상기 본 발명에 따른 반도체 패키지의 다른 예에 따르면, 상기 복수의 제 1 군의 호들은 제 1 반경을 갖는 제 1 호 및 상기 제 1 반경보다 큰 제 2 반경을 갖는 제 2 호를 포함하고, 상기 복수의 제 2 군의 호들은 제 3 반경을 갖는 제 3 호 및 상기 제 3 반경보다 큰 제 4 반경을 갖는 제 4 호를 포함할 수 있다.
상기 본 발명에 따른 반도체 패키지의 또 다른 예에 따르면, 상기 제 1 호 및 상기 제 4 호는 상기 기판의 중심으로부터 바깥쪽 방향에 배치될 수 있다. 나아가, 상기 제 2 호 및 상기 제 4 호의 중심은 일치하고, 상기 제 2 반경은 상기 제 4 반경과 같을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 제 1 면 및 제 2 면을 갖는 기판이 제공된다. 반도체 칩은 상기 기판의 제 1 면 상에 탑재된다. 복수의 제 1 랜드들은 상기 기판의 제 2 면의 제 1 영역 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 각각 포함한다. 복수의 제 2 랜드들은 상기 기판의 제 2 면의 제 2 영역 상에 배치된다. 마스크층은 상기 기판의 제 2 면을 덮고, 상기 복수의 제 1 랜드들을 노출하는 복수의 제 1 개구들 및 상기 복수의 제 2 랜드들을 노출하는 복수의 제 2 개구들을 포함한다. 복수의 제 1 외부 단자들은 상기 복수의 제 1 랜드들 상에 제공되고, 복수의 제 2 외부 단 자들은 상기 복수의 제 2 랜드들 상에 제공된다. 상기 복수의 제 1 랜드들 각각의 일부분은 상기 마스크층에 의해서 덮이고, 상기 복수의 제 1 랜드들 각각의 타부분의 측벽은 상기 복수의 제 1 개구들 각각에 의해서 노출된다. 상기 복수의 제 1 개구들 각각은 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같다.
상기 본 발명에 따른 반도체 패키지의 일 예에 의하면, 상기 제 2 면의 제 1 영역은 상기 제 2 면의 제 2 영역을 둘러싸도록 한정될 수 있다.
상기 본 발명에 따른 반도체 패키지의 다른 예에 의하면, 상기 복수의 제 2 랜드들 각각의 테두리가 상기 마스크층에 의해서 덮이도록 상기 복수의 제 2 개구들의 크기는 상기 복수의 제 2 랜드들의 크기보다 작을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 카드가 제공된다. 메모리는 상기 반도체 패키지들의 어느 하나로 구성된다. 제어기는 상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 시스템이 제공된다. 메모리는 상기 반도체 패키지들의 하나로 구성된다. 프로세서는 상기 메모리와 버스를 통해서 데이터를 주고받는다. 입/출력 장치는 상기 버스를 통해서 상기 프로세서와 통신한다.
본 발명에 따른 인쇄회로기판 및 반도체 패키지에 의하면, SMD 타입의 단점 과 NSMD 타입의 단점이 모두 극복될 수 있다. 즉, 외부 단자가 배선 라인과 직접 접촉하지 않기 때문에 NSMD 타입에서와 달리 배선 라인에 크랙이 발생하지 않는다. 또한, 랜드의 일측벽이 외부 단자와 직접 접착되어 있기 때문에, 랜드와 외부 단자의 접착 신뢰성이 높아져 SMD 타입 보다 높은 솔더 조인트 신뢰성(SJR)을 확보할 수 있다.
또한, 본 발명에 따른 인쇄회로기판 및 반도체 패키지에 의하면, SMD 타입과 NSMD 타입의 복합 구조를 채용하면서도 외부 단자의 부피를 작게 유지할 수 있다. 따라서, 기판 상에 많은 수의 외부 단자들을 조밀하게 배치시킬 수 있다. 따라서, 본 발명에 따른 반도체 패키지는 고용량의 반도체 칩의 패키징에 적용되어 높은 신뢰성을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 예를 들어, 본 발명의 실시예들에서 외부 단자(external terminal)는 반도체 패키 지를 전자 제품과 연결시켜 그 둘 사이에 신호를 전달하기 위해서 이용될 수 있다.
본 발명의 실시예들에서, 치수의 동일성은 수학적으로 같다는 것에 한정되지는 않고, 공학적인 측면에서 실질적으로 같은 것을 의미한다. 예를 들어, 두 호들의 반경이 서로 같다면, 이는 그 두 호들을 제조할 때의 공정 마진을 고려하여 그 공정 마진 범위 내에서 실질적으로 같은 것을 의미한다.
본 발명의 실시예들에서, 구성 요소의 개수를 나타냄에 있어서 "적어도 하나"라는 표현은 그 구성 요소의 개수가 하나일 수도 있고 또는 하나 이상일 수도 있다는 것을 의미한다. 따라서, "적어도 하나"라는 표현은 "하나 또는 그 이상" 또는 "하나 또는 복수"라는 의미와도 동일하게 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 기판(110)은 제 1 면(103) 및 제 2 면(106)을 가질 수 있다. 예를 들어, 기판(110)은 판상 형태로 제공되고 제 1 면(103) 및 제 2 면(106)은 서로 반대되는 면들, 예컨대 앞면 및 뒷면을 각각 지칭할 수 있다. 기판(110)은 리지드(rigid) 또는 플렉서블(flexible) 기판으로 제공될 수 있고, 적절한 절연물, 예를 들어 하나 또는 복수의 절연 수지들을 포함할 수 있다.
반도체 칩(120)은 기판(110)의 제 1 면(103) 상에 탑재될 수 있다. 예를 들어, 반도체 칩(120)은 접착 부재(115)를 이용하여 기판(110) 상에 접착될 수 있다. 반도체 칩(120)은 메모리 소자 및/또는 로직 소자로 구성될 수 있고, 본 발명의 범위는 반도체 칩(120)의 종류에 제한되지 않는다. 나아가, 이 실시예의 변형된 예에 서, 반도체 칩(120) 상에 복수의 반도체 칩들(미도시)이 더 탑재될 수도 있다.
반도체 칩(120)은 적절한 연결 부재, 예컨대 본딩 와이어(미도시)를 이용하여 기판(110)과 전기적으로 연결될 수 있다. 기판(110)의 제 1 면(103) 상에는 반도체 칩(120)을 보호하기 위한 몰딩 부재(미도시)가 더 배치될 수도 있다.
적어도 하나, 예컨대 복수의 외부 단자들(125)은 기판(110)의 제 2 면(106) 상에 배치될 수 있다. 외부 단자들(125)은 기판(110)을 통해서 반도체 칩(120)과 전기적으로 연결될 수 있다. 따라서, 외부 단자들(125)의 수는 반도체 칩(120)의 종류 및 용량에 따라서 적절하게 선택될 수 있다. 예를 들어, 외부 단자들(125)은 도전성 범프, 예컨대 솔더 볼들을 포함할 수 있다.
이하에서는 도 2 내지 도 4를 참조하여, 외부 단자(125)의 배치 및 구조를 보다 상세하게 설명한다.
도 2는 도 1의 반도체 패키지(100)에서 랜드의 노출 구조를 보여주는 평면도이다. 도 3은 도 2의 III-III'선에서 절취한 단면도이고, 도 4는 도 2의 IV-IV'선에서 절취한 단면도이다. 외부 단자는 도 2에서 편의상 생략되었고, 도 3 및 도 4에서는 도시되었다.
도 2 내지 도 4를 참조하면, 외부 단자(125)는 랜드(130)의 일부분 상에 배치될 수 있다. 예를 들어, 랜드(130)의 일부분(B1)이 마스크층(140) 내의 개구(150)로부터 노출될 수 있고, 외부 단자(125)는 노출된 랜드(130)의 일부분 상에 접착될 수 있다. 랜드(130)의 타부분(B2)은 마스크층(140)에 덮여, 외부 단자(125)와 직접 접촉되지 않을 수 있다.
보다 구체적으로 보면, 랜드(130)는 기판(110)의 제 2 면(106) 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들, 예컨대 제 1 호(131) 및 제 2 호(132)를 포함할 수 있다. 제 1 호(131)는 제 1 반경(R1)을 갖고, 제 2 호(132)는 제 2 반경(R2)을 가질 수 있다. 제 2 반경(R2)은 제 1 반경(R1)보다 클 수 있다. 제 1 호(131) 및 제 2 호(132)는 제 1 연결 라인들(133)에 의해서 서로 연결될 수 있다. 제 1 연결 라인들(133)은 직선 또는 곡선일 수 있다. 따라서, 이 실시예에서, 랜드(130)의 테두리는 제 1 호(131), 제 2 호(132) 및 제 1 연결 라인들(133)에 의해서 한정될 수 있다.
배선 라인(160)은 제 2 호(132)에 연결될 수 있다. 배선 라인(160)은 랜드(130)의 입출력 라인이 될 수 있다. 랜드(130) 및 배선 라인(160)은 동일한 도전 물질, 예컨대 구리 및 귀금속층을 포함할 수 있지만, 본 발명의 범위는 이러한 예에 제한되지 않는다. 예를 들어, 랜드(130) 및 배선 라인(160)은 서로 다른 도전 물질로 구성될 수도 있다.
마스크층(140)은 기판(110)의 제 2 면(106) 상에 형성되고, 개구(150)를 통해서 랜드(130)를 실질적으로 노출시킬 수 있다. 예를 들어, 개구(150)는 그 테두리에 복수의 제 2 군의 호들, 예컨대 제 3 호(151) 및 제 4 호(152)를 포함할 수 있다. 제 3 호(151)는 제 3 반경(R3)을 갖고, 제 4 호(152)는 제 4 반경(R4)을 가질 수 있다. 제 4 반경(R4)은 제 3 반경(R3)보다 클 수 있다. 제 3 호(151) 및 제 4 호(152)는 제 2 연결 라인들(153)에 의해서 서로 연결될 수 있다. 제 2 연결 라인들(153)은 직선 또는 곡선일 수 있다. 따라서, 이 실시예에서, 개구(150)의 테두 리는 제 3 호(151), 제 4 호(152) 및 제 2 연결 라인들(153)에 의해서 한정될 수 있다.
개구(150)의 제 3 호(151)는 랜드(130)의 제 2 호(132) 내에 배치되고, 랜드(130)의 제 1 호(131)는 개구(150)의 제 4 호(152) 내에 배치될 수 있다. 즉, 제 2 반경(R2)은 제 3 반경(R3)보다 크고, 제 4 반경(R4)은 제 1 반경(R1)보다 클 수 있다. 이에 따라, 랜드(130)의 일부분(B1)은 개구(150)로부터 노출되고, 랜드(130)의 타부분(B2)은 마스크층(140)에 의해 덮일 수 있다. 나아가, 랜드(130)의 일 측벽(130a)은 개구(150)로부터 노출될 수 있다. 배선 라인(160)은 마스크층(140)에 의해서 덮일 수 있다.
따라서, 랜드(130)는 제 1 호(131) 부분에서 솔더 마스크 비한정(NSMD) 타입을 갖고, 제 2 호(132) 부분에서 솔더 마스크 한정(SMD) 타입을 가질 수 있다. 즉, 랜드(130)는 SMD와 NSMD가 결합된 복합 구조를 가질 수 있다. 이에 따라, 외부 단자(125)는 개구(150)로부터 노출된 랜드(130)의 일부분(B1) 상에 접착될 수 있고, 나아가 랜드(130)의 일 측벽(130a) 상에 더 접착될 수 있다. 그러므로, 외부 단자(125)는 배선 라인(160)과 직접 접착되지 않으면서도, 랜드(130)의 일 측벽(130a)과 접착될 수 있다.
이러한 복합 구조를 이용하면, SMD 타입의 단점과 NSMD 타입의 단점이 모두 극복될 수 있다. 즉, 외부 단자(125)가 배선 라인(160)과 직접 접촉하지 않기 때문에 NSMD 타입에서와 달리 배선 라인(160)에 크랙이 발생하지 않는다. 또한, 랜드(130)의 일측벽(130a)이 외부 단자(125)와 직접 접착되어 있기 때문에, 랜 드(130)와 외부 단자(125)의 접착 신뢰성이 높아지고, 그 결과 SMD 타입보다 높은 솔더 조인트 신뢰성(solder joint reliability; SJR)이 확보될 수 있다.
랜드(130)에서 SMD 타입을 갖는 제 2 호(132) 부분과 NSMD 타입을 갖는 제 1 호(131) 부분의 비율은 적절하게 조절될 수 있다. 예를 들어, 솔더 조인트 신뢰성을 충분히 확보하기 위해, 제 1 호(131)의 길이는 제 2 호(132)의 길이의 1/3배 이상이거나, 또는 제 4 호(152)의 길이는 제 3 호(151)의 길이의 1/3배 이상일 수 있다. 나아가, 랜드(130)의 노출 면적을 적절하게 유지하게 위해서, 제 1 호(131)의 길이는 제 2 호(132)의 길이의 1배 이하이거나, 또는 제 4 호(152)의 길이는 제 3 호(151)의 길이의 1배 이하일 수 있다.
한편, 랜드(130)의 구조는 그 신뢰성만 아니라 외부 단자(125)의 부피를 고려하여 더 최적화될 필요가 있다. 바람직하게는, 랜드(130)의 최 외곽에 배치된 제 2 호(132) 및 개구(150)의 최 외곽에 배치된 제 4 호(154)는 동일 원주의 일부분들일 수 있다. 즉, 제 2 호(132) 및 제 4 호(154)의 중심(C1)이 실질적으로 같고, 제 2 반경(R2) 및 제 4 반경(R4)이 실질적으로 동일할 수 있다. 다만, 여기에서 동일의 의미는 수학적으로 동일하다는 것뿐만 아니라, 제조 과정에서의 오차 또는 마진에 의한 차이는 동일성 범위로 간주하는 공학적인 의미에서 동일을 포함한다.
나아가, 제 3 반경(R3)은 제 1 반경(R1)보다 클 수 있다. 제 3 반경(R3)을 크게 하는 것은 랜드(130)의 노출된 일부분(B1)의 면적을 크게 하는 데 기여할 수 있다. 제 1 호(131) 및 제 3 호(151)의 중심(C1)은 실질적으로 동일할 수 있다. 이 경우, 제 1 호(131), 제 2 호(132), 제 3 호(151) 및 제 4 호(152)의 중심(C1)이 모두 실질적으로 일치할 수 있어, 랜드(130) 및 개구(150)의 구조가 단순화될 수 있다. 하지만, 본 발명의 범위는 이러한 예에 제한되지 않는다. 예를 들어, 제 1 호(131) 및 제 3 호(151)의 중심이 일치하지 않을 수도 있다.
제 2 호(132)와 제 4 호(154)가 동일 원주 상에 있기 때문에, 외부 단자(125)의 접착부는 제 2 호(132) 및 제 4 호(154)로 이루어진 원주 내에 위치될 수 있다. 따라서, 복합 구조를 채용하면서도 외부 단자(125)의 부피를 작게 유지할 수 있다. 따라서, 기판(110)의 제 2 면(106) 상에 많은 수의 외부 단자들(125)을 조밀하게 배치시킬 수 있고, 이에 따라 반도체 패키지(100)는 고용량의 반도체 칩(120)의 패키징에 용이하게 적용되어 높은 신뢰성을 확보할 수 있다.
도 5는 도 1의 반도체 패키지(100)에서 랜드 배치의 일 실시예를 보여주는 평면도이다. 도 5에서 외부 단자들(125)은 설명의 편의를 위해서 생략되었다.
도 5를 참조하면, 복수의 랜드들(130)은 기판(110)의 제 2 면(106) 상에 배치될 수 있다. 랜드들(130)은 방사상 배치를 가질 수 있고, 예를 들어 랜드들(130) 각각에 있어서 제 1 호(131) 및 제 4 호(152)가 기판(110)의 중심(C2)으로부터 바깥쪽 방향에 배치될 수 있다. 즉, NSMD 타입 부분이 기판(110)의 중심(C2)으로부터 바깥쪽 방향에 배치되고, SMD 타입 부분이 기판(110)의 중심(C2) 방향에 배치될 수 있다.
이러한 방사상 배치는 반도체 패키지(100)의 솔더 조인트 신뢰성을 높이는 데 기여할 수 있다. 일반적으로 SJR 테스트 진행 시 기판(110)의 바깥쪽으로 스트레스가 커진다. 따라서, NSMD 타입 부분을 기판(110)의 바깥쪽에 배치함에 따라서, 솔더 조인트 신뢰성을 효과적으로 높일 수 있다.
도 6은 도 1의 반도체 패키지(100)에서 랜드 배치의 다른 실시예를 보여주는 평면도이다. 도 7은 도 6의 제 2 랜드의 노출 구조를 보여주는 평면도이고, 도 8은 도 7의 VIII-VIII'선에서 절취한 단면도이다.
도 1 및 도 6을 참조하면, 기판(110)의 제 2 면(106)은 제 1 영역(A1) 및 제 2 영역(A2)을 포함할 수 있다. 예를 들어, 제 1 영역(A1)은 제 2 영역(A2)을 둘러싸도록 배치될 수 있다. 바람직하게는, 제 2 영역(A2)은 기판(110)의 중심(C2)을 둘러싸고, 제 1 영역(A1)은 기판(110)의 최외곽을 포함할 수 있다.
복수의 제 1 랜드들(130)은 제 1 영역(A1) 상에 배치될 수 있다. 제 1 랜드들(130) 각각은 도 2 내지 도 4의 랜드들(130)과 동일하고, 따라서 동일한 참조 부호로 표시될 수 있다. 나아가, 도 2 내지 도 4에서 개구(150)는 제 1 랜드들(130)에서 제 1 개구(150)로 참조될 수 있다. 제 1 랜드들(130)은 도 5에서 도시된 바와 같이, 제 1 호(131) 및 제 4 호(152)가 기판(110)의 중심(C2)으로부터 바깥쪽 방향에 배치될 수 있다. 즉, NSMD 타입 부분이 기판(110)의 중심(C2)으로부터 바깥쪽 방향에 배치되고, SMD 타입 부분이 기판(110)의 중심(C2) 방향에 배치될 수 있다.
제 1 외부 단자들(미도시)은 제 1 랜드들(130) 상에 배치되고, 도 3 및 도 4의 외부 단자들(125)을 참조할 수 있다.
도 6 내지 도 8을 참조하면, 복수의 제 2 랜드들(230)은 제 2 영역(A2) 상에 배치될 수 있다. 제 2 개구들(250)은 마스크층(140) 내에 한정되고, 제 2 랜드 들(230)을 실질적으로 노출할 수 있다. 예를 들어, 제 2 개구들(250)의 크기는 제 2 랜드들(230)의 크기보다 작아서 제 2 랜드들(230)의 테두리가 마스크층(140)에 덮일 수 있다.
예를 들어, 제 2 랜드들(230)은 중심(C3)으로부터 제 2 반경(R2)을 갖고, 제 2 개구들(250)은 중심(C3)으로부터 제 3 반경(R3)을 가질 수 있다. 이에 따라, 제 2 랜드들(230)의 일부분(D1)은 제 2 개구들(250)로부터 노출되고, 제 2 랜드들(230)의 타부분(D2)은 마스크층(140)에 의해서 덮일 수 있다. 즉, 제 2 랜드들(230)은 SMD 타입으로 구성될 수 있다.
제 2 외부 단자들(225)은 제 2 랜드들(230) 상에 배치될 수 있다. 예를 들어, 제 2 외부 단자들(225)은 제 2 개구들(250)로부터 노출되는 제 2 랜드들(230) 상에 접착될 수 있다.
이 실시예에 따르면, 기판(110)의 제 2 면(106)의 제 1 영역(A2) 상에는 SMD 타입의 제 2 랜드들(230)을 배치하여 배선 라인들(도 2의 160)에 크랙이 발생하는 것을 억제할 수 있다. 나아가, 기판(110)의 제 2 면(106)의 제 2 영역(A1) 상에는 SMD 타입과 NSMD 타입이 결합된 복합 구조의 제 1 랜드들(130)을 배치하여, 솔더 조인트 신뢰성을 높일 수 있다. 나아가, 복합 구조의 제 1 랜드들(130)은 SMD 타입의 제 2 랜드들(230)에 비해서 그 크기가 크지 않기 때문에, 이 실시예의 배치는 고용량의 반도체 칩(120)의 패키징에 적용되어 높은 신뢰성을 확보할 수 있다.
도 9는 도 2의 랜드의 노출 구조의 변형된 예를 보여주는 평면도이다.
도 9를 참조하면, 랜드(130a)의 크기는 도 2의 랜드(130)의 크기보다 클 수 있다. 예를 들어, 제 1 호(131a)는 제 3 반경(R3)과 같은 제 1 반경(R1')을 가질 수 있다. 이에 따라, 제 1 호(131a)와 제 4 호(150) 사이의 이격 거리가 도 2에 비해서 감소될 수 있다. 그 결과, 도 2에 비해서 랜드(130a)의 크기가 커질 수 있다. 하지만, 도 2에 비해서 NSMD 타입의 효과가 감소될 수 있다.
도 10은 도 2의 랜드의 노출 구조의 다른 변형된 예를 보여주는 평면도이다.
도 10을 참조하면, 랜드(130b)는 복수의 호, 예를 들어 제 1 호(131), 제 2 호(132) 외에 한 쌍의 제 5 호들(134)을 더 포함할 수 있다. 개구(150b)는 복수의 호, 예를 들어 제 3 호(151) 및 제 4 호(152) 외에 한 쌍의 제 6 호들(154)을 더 포함할 수 있다. 제 5 호들(134) 및 제 6 호들(154)은 중심(C1)으로부터 동일한 제 5 반경(R5)을 가지고, 서로 중첩될 수 있다. 제 5 반경(R5)은 제 2 반경(R2) 및 제 4 반경(R4)보다 작고, 제 1 반경(R1) 및 제 3 반경(R3)보다 클 수 있다.
랜드(130b)에서 제 5 호들(134)의 수 및 위치는 다양하게 변형될 수 있다. 예를 들어, 한 쌍의 제 5 호들(134) 가운데 어느 하나가 생략되고 그 생략된 부분은 도 2 또는 도 9와 동일하게 유지될 수 있다.
도 1 내지 도 10에서 본 발명의 실시예들에 따른 반도체 패키지(100)를 설명하였다. 하지만, 본 발명의 사상은 반도체 패키지(100)에 한정된 것이 아니라, 이러한 반도체 패키지(100)를 형성하기 위한 인쇄회로기판에도 그대로 적용될 수 있음은 자명하다. 본 발명에 따른 인쇄회로기판은 도 1 내지 도 10에서 설명한 반도체 패키지(100)에서, 접착 부재(115), 반도체 칩(120) 및 외부 단자들(125)이 생략 된 나머지 구조에 대응할 수 있다. 선택적으로, 본 발명에 따른 인쇄회로기판은 외부 단자들(125)을 더 포함하도록 제공될 수도 있다.
도 11은 본 발명의 일 실시예에 따른 카드(300)를 보여주는 개략도이다.
도 11을 참조하면, 제어기(310)와 메모리(320)는 카드(300) 내에 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(310)에서 명령이 메모리(320)로 하달되면, 메모리(320)와 제어기(310) 사이에서 데이터가 전송될 수 있다. 메모리(320)는 디램(DRAM), 에스램(SRAM), 플래시 메모리, 상전이 메모리 또는 다른 형태의 메모리일 수 있고, 예컨대 도 1 내지 도 10의 반도체 패키지(100)를 포함하도록 구성될 수 있다. 이러한 카드(300)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드와 같은 메모리 장치에 이용될 수 있다.
카드(300)는 고용량의 메모리(320)를 신뢰성 있게 탑재할 수 있어서 고용량의 메모리 장치에 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 시스템(400)을 보여주는 블록도이다.
도 12를 참조하면, 프로세서(410), 입/출력 장치(430) 및 메모리(320)는 버스(bus, 340)를 이용하여 서로 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 이에 따라, 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(420)는 디램(DRAM), 에스램(SRAM), 플래시 메모리, 상전이 메모리 또는 다른 형태의 메모리일 수 있고, 예컨대 도 1 내지 도 10의 반도체 패키지(100)를 포함하도록 구성될 수 있다. 예를 들어, 메모리(420)는 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
시스템(400)은 고용량의 메모리(420)를 신뢰성 있게 탑재할 수 있고, 따라서 고용량의 전자 시스템에 이용될 수 있다. 예를 들어, 이러한 시스템(400)은 컴퓨터, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
표 1은 비교예에 따른 반도체 패키지와 본 발명의 실험예에 따른 반도체 패키지의 솔더 조인트 신뢰성을 비교한 것이다. 비교예에서 랜드의 노출 구조는 SMD 타입이고, 실험예에서 랜드의 노출 구조는 SMD 타입과 NSMD 타입이 병합된 복합 구조이고 도 6의 실시예와 같다. 표 1에서 솔더 조인트 신뢰성은 0~125℃의 열 사이클(TC)을 반복하여 인가하면서 측정되었다.
샘플 개수 TC 300 TC 600 TC 800 TC 1000 TC 1200 TC 1300 TC 1400 TC 1700
실험예 12 0 0 0 0 0 0 0 1
12 0 0 0 0 0 0 1 0
비교예 12 0 0 0 1 4 X X X
10 0 1 1 3 X X X X
표 1을 참조하면, 비교예에서는 열 사이클(TC)이 600회를 넘어가면 불량이 발생하기 시작하고, 1200회 이상에서는 테스트가 중단된("X"로 표시됨) 것을 알 수 있다. 하지만, 실험예에서는 열 사이클(TC)이 1300회까지도 불량이 발생하지 않고 1700회까지 테스트가 진행된 것을 알 수 있다. 따라서, 실험예는 비교예에 비해서 높은 솔더 조인트 신뢰성을 갖는다는 것을 알 수 있다.
도 13을 참조하면, 실험예에서 외부 단자(125)와 랜드(130) 사이에 크랙이 발생하지 않고, 나아가 배선 라인(160)에도 크랙이 발생하지 않은 것을 알 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 2는 도 1의 반도체 패키지에서 랜드의 노출 구조를 보여주는 평면도이고;
도 3은 도 2의 III-III'선에서 절취한 단면도이고;
도 4는 도 2의 IV-IV'선에서 절취한 단면도이고;
도 5는 도 1의 반도체 패키지에서 랜드 배치의 일 실시예를 보여주는 평면도이고;
도 6은 도 1의 반도체 패키지에서 랜드 배치의 다른 실시예를 보여주는 평면도이고;
도 7은 도 6의 제 2 랜드의 노출 구조를 보여주는 평면도이고;
도 8은 도 7의 VIII-VIII'선에서 절취한 단면도이고;
도 9는 도 2의 랜드의 노출 구조의 변형된 일 예를 보여주는 평면도이고;
도 10은 도 2의 랜드의 노출 구조의 변형된 다른 예를 보여주는 평면도이고;
도 11은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이고;
도 12는 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이고;
도 13은 본 발명의 실험예에 따른 반도체 패키지에서 외부 단자의 접착 신뢰성을 보여주는 사진이고;
도 14는 통상적인 SMD 타입의 반도체 패키지에서 외부 단자의 접착 신뢰성을 보여주는 사진이고; 그리고
도 15는 통상적인 NSMD 타입의 반도체 패키지에서 외부 단자의 신뢰성을 보 여주는 사진이다.

Claims (24)

  1. 제 1 면 및 제 2 면을 갖는 기판;
    상기 기판의 제 1 면 상에 탑재된 반도체 칩;
    상기 기판의 제 2 면 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 포함하는 적어도 하나의 랜드;
    상기 기판의 제 2 면을 덮고, 상기 적어도 하나의 랜드를 노출하는 적어도 하나의 개구를 포함하는 마스크층; 및
    상기 적어도 하나의 랜드 상의 적어도 하나의 외부 단자를 포함하고,
    상기 적어도 하나의 랜드의 일부분은 상기 마스크층에 의해서 덮이고, 상기 적어도 하나의 랜드의 타부분의 측벽은 상기 적어도 하나의 개구에 의해서 노출되고,
    상기 적어도 하나의 개구는 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같은 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 적어도 하나의 외부 단자는 상기 적어도 하나의 개구로부터 노출된 상기 적어도 하나의 랜드 상에 접착된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 적어도 하나의 외부 단자는 상기 적어도 하나의 개구로부터 노출된 상기 적어도 하나의 랜드의 타부분의 측벽에 더 접합된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 적어도 하나의 랜드에 연결된 배선 라인을 더 포함하고, 상기 배선 라인은 상기 마스크층에 의해서 덮인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 복수의 제 1 군의 호들은 제 1 반경을 갖는 제 1 호 및 상기 제 1 반경보다 큰 제 2 반경을 갖는 제 2 호를 포함하고,
    상기 복수의 제 2 군의 호들은 제 3 반경을 갖는 제 3 호 및 상기 제 3 반경보다 큰 제 4 반경을 갖는 제 4 호를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제 3 호는 상기 제 2 호 내에 배치되고 상기 제 1 호는 상기 제 4 호 내에 배치된 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 제 1 호 및 상기 제 4 호는 상기 기판의 중심으로부터 바깥쪽 방향에 배치된 것을 특징으로 하는 반도체 패키지.
  8. 제 5 항에 있어서, 상기 제 2 호 및 상기 제 4 호의 중심은 일치하고, 상기 제 2 반경은 상기 제 4 반경과 같은 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제 3 반경은 상기 제 1 반경보다 큰 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 제 4 호의 길이는 상기 제 2 호의 길이의 1/3 내지 1 범위인 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서, 상기 적어도 하나의 랜드는 복수의 랜드들을 포함하고,
    상기 적어도 하나의 개구는 상기 복수의 랜드들을 각각 노출하는 복수의 개구들을 포함하고,
    상기 적어도 하나의 외부 단자는 상기 복수의 랜드들 상의 복수의 외부 단자들을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 1 면 및 제 2 면을 갖는 기판;
    상기 기판의 제 1 면 상에 탑재된 반도체 칩;
    상기 기판의 제 2 면의 제 1 영역 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 각각 포함하는 복수의 제 1 랜드들;
    상기 기판의 제 2 면의 제 2 영역 상에 배치되는 복수의 제 2 랜드들;
    상기 기판의 제 2 면을 덮고, 상기 복수의 제 1 랜드들을 노출하는 복수의 제 1 개구들 및 상기 복수의 제 2 랜드들을 노출하는 복수의 제 2 개구들을 포함하는 마스크층; 및
    상기 복수의 제 1 랜드들 상의 복수의 제 1 외부 단자들; 및
    상기 복수의 제 2 랜드들 상의 복수의 제 2 외부 단자들을 포함하고,
    상기 복수의 제 1 랜드들 각각의 일부분은 상기 마스크층에 의해서 덮이고, 상기 복수의 제 1 랜드들 각각의 타부분의 측벽은 상기 복수의 제 1 개구들 각각에 의해서 노출되고,
    상기 복수의 제 1 개구들 각각은 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같은 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제 2 면의 제 1 영역은 상기 제 2 면의 제 2 영역을 둘러싸도록 한정되고, 상기 제 2 면의 제 2 영역은 상기 제 2 면의 중심을 둘러싸도록 한정된 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서, 상기 제 2 면의 제 1 영역은 상기 제 2 면의 최외곽을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서, 상기 복수의 제 2 랜드들 각각의 테두리가 상기 마스크 층에 의해서 덮이도록 상기 복수의 제 2 개구들의 크기는 상기 복수의 제 2 랜드들의 크기보다 작은 것을 특징으로 하는 반도체 패키지.
  16. 제 12 항에 있어서, 상기 복수의 제 1 랜드들에 연결된 복수의 제 1 배선 라인들을 더 포함하고, 상기 제 1 배선 라인들은 상기 마스크층에 의해서 덮인 것을 특징으로 하는 반도체 패키지.
  17. 제 12 항에 있어서, 상기 복수의 제 2 랜드들에 연결된 복수의 제 2 배선 라인들을 더 포함하고, 상기 제 2 배선 라인들은 상기 마스크층에 의해서 덮인 것을 특징으로 하는 반도체 패키지.
  18. 제 12 항에 있어서, 상기 복수의 제 1 개구들에 의해서 그 측벽이 노출되는 상기 복수의 제 1 랜드들 각각의 타부분은 상기 기판의 중심으로부터 바깥쪽 방향에 배치된 것을 특징으로 하는 반도체 패키지.
  19. 제 1 항 내지 제 18 항의 어느 한 항에 따른 반도체 패키지로 구성된 메모리; 및
    상기 메모리를 제어하고 상기 메모리와 데이터를 주고받는 제어기를 포함하는 것을 특징으로 하는 카드.
  20. 제 1 항 내지 제 18 항의 어느 한 항에 따른 반도체 패키지로 구성된 메모리;
    상기 메모리와 버스를 통해서 데이터를 주고받는 프로세서; 및
    상기 버스를 통해서 상기 프로세서와 통신하는 입/출력 장치를 포함하는 것을 특징으로 하는 시스템.
  21. 제 1 면 및 제 2 면을 갖는 기판;
    상기 기판의 제 2 면 상에 배치되고, 그 테두리에 복수의 제 1 군의 호들을 포함하는 적어도 하나의 랜드; 및
    상기 기판의 제 2 면을 덮고, 상기 적어도 하나의 랜드를 노출하는 적어도 하나의 개구를 포함하는 마스크층을 포함하고,
    상기 적어도 하나의 랜드의 일부분은 상기 마스크층에 의해서 덮이고, 상기 적어도 하나의 랜드의 타부분의 측벽은 상기 적어도 하나의 개구에 의해서 노출되고,
    상기 적어도 하나의 개구는 그 테두리에 복수의 제 2 군의 호들을 포함하고, 상기 복수의 제 1 군의 호들 가운데 가장 외곽 호의 반경은 상기 복수의 제 2 군의 호들 가운데 가장 외곽 호의 반경과 같은 것을 특징으로 하는 인쇄회로기판.
  22. 제 1 항에 있어서, 상기 적어도 하나의 랜드에 연결된 배선 라인을 더 포함하고, 상기 배선 라인은 상기 마스크층에 의해서 덮인 것을 특징으로 하는 반도체 패키지.
  23. 제 1 항에 있어서, 상기 복수의 제 1 군의 호들은 제 1 반경을 갖는 제 1 호 및 상기 제 1 반경보다 큰 제 2 반경을 갖는 제 2 호를 포함하고,
    상기 복수의 제 2 군의 호들은 제 3 반경을 갖는 제 3 호 및 상기 제 3 반경보다 큰 제 4 반경을 갖는 제 4 호를 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 제 5 항에 있어서, 상기 제 2 호 및 상기 제 4 호의 중심은 일치하고, 상기 제 2 반경은 상기 제 4 반경과 같은 것을 특징으로 하는 반도체 패키지.
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