JP2011091407A - 半導体パッケージ及びその製造方法並びにデータ送受信システム - Google Patents

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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

【課題】半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体パッケージは第１バンプグループ１３０及び第２バンプグループ１４０を有する半導体チップ１５０と、前記半導体チップとデータ通信のための第１パターン１２２と前記半導体チップにパワーを供給するため、または前記半導体チップを接地するため第２パターン１２４を有するパッケージ基板とを有し、前記第１バンプグループは前記第１パターン上に配置され、前記第２バンプグループは前記第２パターン上に配置される。
【選択図】図４

Description

本発明は半導体素子に係り、より具体的には半導体パッケージ及びその製造方法並びにデータ送受信システムに関する。
類似の、または異なる機能を有する複数個の半導体チップを積層して半導体パッケージを形成する。このような形態の一例はフリップチップパッケージである。フリップチップパッケージはパッケージ基板上に配置される半導体チップを含む。複数個のバンプが半導体チップ上に配置され、印刷回路基板（ＰＣＢ）パターンがパッケージ基板上に配置される。しかし、パッケージ基板上にバンプを収容する分離されたランドが必要であり、ＰＣＢパターンがランドの周りに形成される。分離されたランドを形成すること及び／またはＰＣＢパターンを形成することは製造費用を増加させる。
特開２００６−０４９４７７号公報
本発明による実施形態は機械的及び電気的特性が改善された半導体パッケージ及びその製造方法並びにデータ送受信システムを提供する。
本発明による実施形態は、ＰＣＢパターンをバンプのランドとして使用し、分離されたランド形成により惹き起こされる印刷回路基板の面積消費と迂回路形成をなくすか、減少させることができる半導体パッケージとその製造方法とデータ送受信システムを提供する。
本発明による実施形態は複数個のバンプをＰＣＢパターンにボンディングすることで、機械的及び電気的特性を向上させることができる半導体パッケージとその製造方法とデータ送受信システムを提供する。
本発明による実施形態はＰＣＢパターンをランドとして適用し、複数個のバンプを１つのＰＣＢにボンディングしてチップ積層及びパッケージ積層が可能な半導体パッケージとその製造方法とデータ送受信システムを提供する。
上記目的を達成するためになされた本発明による半導体パッケージは、第１バンプグループ及び第２バンプグループを含む半導体チップと、前記半導体チップとデータ通信のための第１パターンと前記半導体チップにパワーを供給するため、または前記半導体チップを接地するため第２パターンを含むパッケージ基板とを有し、前記第１バンプグループは前記第１パターン上に配置され、前記第２バンプグループは前記第２パターン上に配置されていることを特徴とする。
前記第１バンプグループは前記半導体チップの第１導電パッド上に配置される第１リアルバンプと前記半導体チップの保護膜上に配置される第１ダミーバンプとを含み、前記第２バンプグループは第２導電パッド上に配置される第２リアルバンプと前記保護膜上に配置される第２ダミーバンプとを含むことが好ましい。
前記第１リアルバンプと前記第２リアルバンプは前記第１ダミーバンプと前記第２ダミーバンプとの間に配置されることが好ましい。
前記第１ダミーバンプと前記第２ダミーバンプは前記第１リアルバンプと前記第２リアルバンプとの間に配置されることが好ましい。
前記第１リアルバンプは前記半導体チップの第１導電パッド上に配置される第１リアルバンプと前記半導体チップの保護膜上に配置される第１ダミーバンプとを含み、前記第２バンプグループは第２導電パッド上に配置される第２リアルバンプと第３導電パッド上に配置される第３リアルバンプとを含むことが好ましい。
前記第２導電パッドと前記第３導電パッドは互いに電気的に接続されることが好ましい。
前記第２導電パッドと前記第３導電パッドは互いに電気的に絶縁されることが好ましい。
前記第２バンプグループは第４導電パッド及び第５導電パッド上に配置される第４リアルバンプをさらに含むことが好ましい。
第１バンプグループは前記半導体チップの第１導電パッド上に配置される第１リアルバンプと第２導電パッド上に配置される第２リアルバンプとを含み、前記第２バンプグループは第３導電パッド上に配置される第３リアルバンプと第４導電パッド上に配置される第４リアルバンプとを含むことが好ましい。
前記第２バンプグループは第５導電パッド及び第６導電パッド上に配置される第５リアルバンプをさらに含むことが好ましい。
前記第３リアルバンプと前記第４リアルバンプは前記半導体チップの基板上に形成された共通パワーメタル上に配置されることが好ましい。
前記第３リアルバンプと前記第４リアルバンプは前記半導体チップの基板上に配置される再配線上に配置されることが好ましい。
前記第１リアルバンプと前記第２リアルバンプは互いに電気的に接続され、前記第３リアルバンプと前記第４リアルバンプは互いに電気的に接続されることが好ましい。
前記第１リアルバンプと前記第２リアルバンプは互いに電気的に接続され、前記第３リアルバンプと前記第４リアルバンプは互いに電気的に絶縁されることが好ましい。
前記第２導電パッドの幅は前記第３導電パッドの幅より大きいことが好ましい。
前記第１リアルバンプは前記半導体チップと前記第１パターンとの間に電気的信号経路を提供し、前記第１ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することが好ましい。
前記第２リアルバンプは前記半導体チップと前記第２パターンとの間に電気的信号経路を提供し、前記第２ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することが好ましい。
前記第１ダミーバンプは前記第１リアルバンプより大きいことがあり、前記第２ダミーバンプは前記第２リアルバンプより大きいことが好ましい。
前記第１パターンは前記第１リアルバンプを収容するランドと前記第１ダミーバンプを収容する前記ランドから延長された拡張部を含み、前記拡張部は前記ランドより狭い幅を有することが好ましい。
前記第２パターンは前記第２リアルバンプを収容するランドと前記第２ダミーバンプを収容する前記ランドから延長された拡張部を含み、前記拡張部は前記ランドより大きいことが好ましい。
前記第１及び第２パターンは印刷回路基板（ＰＣＢ）パターンを含むことが好ましい。
前記第１及び第２リアルバンプは金属を含むことが好ましい。
また、上記目的を達成するためになされた本発明による半導体パッケージは、少なくとも１つの回路パターンを有するパッケージ基板と、前記パッケージ基板上に配置され、複数個のバンプを有する半導体チップとを有し、前記半導体チップの少なくとも２つのバンプは前記少なくとも１つの回路パターン上に配置されていることを特徴とする。
前記少なくとも２つのバンプはパッド上に配置され、チップ回路に接続される第１バンプと、前記半導体チップの保護膜上に配置される第２バンプとを含むことが好ましい。
前記少なくとも２つのバンプはパッド上に配置され、チップ回路に接続される第１バンプと、チップメタル上に配置され、前記第１バンプに電気的に接続される第２バンプとを含むことが好ましい。
前記第２バンプは前記第１バンプより大きいことが好ましい。
また、上記目的を達成するためになされた本発明による半導体パッケージは、複数個の回路パターンを有するパッケージ基板と、前記パッケージ基板上に配置され、複数個のバンプを有する半導体チップを有し、前記複数個のバンプのそれぞれの拡張経路は前記回路パターンのそれぞれの延長経路に対応することを特徴とする。
前記複数個のバンプは均一に分布することが好ましい。
前記複数個のバンプは非均一に分布することが好ましい。
前記バンプの大部分は前記半導体チップのエッジに近接して分布することが好ましい。
上記目的を達成するためになされた本発明による半導体パッケージの製造方法は、パッケージ基板上に複数個の回路パターンを形成し、半導体チップ上に前記パッケージ基板の前記複数個の回路パターンの延長経路に沿って複数個のバンプを形成し、前記半導体チップ上に前記パッケージ基板を配置して、前記複数個の回路パターン上に前記複数個のバンプを配置することを有することを特徴とする。
前記複数個のバンプは各回路パターンの一端から他端まで均一に配置されることが好ましい。
前記複数個のバンプは前記回路パターンから絶縁された複数個のダミーバンプを含むことが好ましい。
上記目的を達成するためになされた本発明によるデータ送受信システムはプログラムを格納するためのメモリ素子と、前記メモリ素子と通信するプロセッサとを有し、前記メモリ素子は複数個の回路パターンを含むパッケージ基板と、前記パッケージ基板上に配置され、複数個のバンプを有する半導体チップとを含み、前記複数個のバンプのそれぞれの拡張経路は前記回路パターンのそれぞれの延長経路に対応することを特徴とする。
前記システムはモバイルシステム、携帯型コンピュータ、ウェッブタブレット、モバイルフォン、デジタルミュージックプレーヤ、メモリカードのうちの少なくともいずれか１つを含むことが好ましい。
本発明によれば、半導体チップに接続されるか、または支持するバンプを印刷回路基板のシグナル、パワー／グラウンドパターンなどのＰＣＢパターンに接合させることで、電気的及び機械的特性を向上させることができる。同時に、ＰＣＢパターンがバンプのランドとして活用されるので、別途のランドを形成する必要がなく、且つＰＣＢパターンを迂回形成する必要がないため、印刷回路基板を効果的に活用することができる。このような本発明の思想は印刷回路基板に半導体チップの実装及び、チップスタッキング、パッケージスタッキング及び半導体モジュールなど汎用的に活用することができる。
本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板（ＰＣＢ）パターンを示す平面図である。 本発明の実施形態に係る半導体パッケージにおけるチップパッドとバンプ間の電気的接続を示す平面図である。 本発明の実施形態に係る半導体パッケージにおけるチップパッドとバンプ間の電気的接続を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板（ＰＣＢ）パターンを示す平面図である。 図１の半導体パッケージにおけるチップパッドとバンプ間の電気的接続を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板（ＰＣＢ）パターンを示す平面図である。 図１２の半導体チップの例を示す断面図である。 図１３の印刷回路基板（ＰＣＢ）パターンの例を示す平面図である。 図１２の半導体チップの例を示す断面図である。 図１６の一部を拡大した断面図である。 図１３の印刷回路基板（ＰＣＢ）パターンの例を示す平面図である。 図１３の印刷回路基板（ＰＣＢ）パターンの例を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップを示す断面図である。 本発明の実施形態に係る半導体パッケージにおける印刷回路基板（ＰＣＢ）パターンを示す平面図である。 本発明の実施形態に係る半導体パッケージにおけるバンプにクラックが発生した例を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける第１バンプグループの一部バンプにクラックが発生した例を示す平面図である。 本発明の実施形態に係る半導体パッケージにおける第２バンプグループの一部バンプにクラックが発生した例を示す平面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す平面図である。 本発明の実施形態に係る半導体パッケージの製造方法を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージの一部を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージの一部を示す平面図である。 本発明の実施形態に係る半導体パッケージを示す断面図である。 本発明の実施形態に係る半導体パッケージを示す斜視図である。 図４０の半導体パッケージの例を示す断面図である。 図４０の半導体パッケージの例を示す斜視図である。 本発明の実施形態に係る半導体パッケージを備えたメモリカードを示すブロック図である。 本発明の実施形態に係る半導体パッケージを応用した情報処理システムを示すブロック図である。
以下、本発明に係る半導体パッケージ及びその製造方法並びに送受信システムを添付の図面を参照して詳細に説明する。
本発明を従来技術と比較して得た利点は添付の図面を参照した詳細な説明と特許請求の範囲を通じて明白になる。特に、本発明は特許請求の範囲で指摘され、明白に請求される。しかし、本発明は添付の図面と係わって次の詳細な説明を参照することによって、より容易に理解することができる。図面において同一の参照符号は多様な図面を通じて同一の構成要素を示す。
図１は、本発明の実施形態に係る半導体パッケージを示し、図４のＩ−Ｉ’線に沿って切断した断面図である。図２及び３は、図１の半導体パッケージの半導体チップを示す断面図である。図４は、図１の半導体パッケージにおける印刷回路基板（ＰＣＢ）パターンを示す平面図である。図５は、図１の半導体パッケージにおけるチップパッドとバンプとの間の電気的接続関係を示す平面図である。図６は、本発明の実施形態に係る半導体パッケージにおけるＰＣＢパターンを示す平面図である。
図１を参照すると、本実施形態の半導体パッケージ１００はパッケージ基板１１０と、パッケージ基板１１０上に実装された半導体チップ１５０とを含む。半導体パッケージ１００はモールディング膜１８０によってモールディングされている。アンダーフィル膜１７０が半導体チップ１５０とパッケージ基板１１０との間にさらに含まれる。半導体パッケージ１００は半導体チップ１５０がパッケージ基板１１０上にフェースダウン（ｆａｃｅ ｄｏｗｎ）実装されたフリップチップパッケージであり得る。
パッケージ基板１１０は、例えば纎維強化プラスチックやエポキシ樹脂からなるコア１１２の一面や両面に銅箔の回路パターンが形成された印刷回路基板（ＰＣＢ）を含む。回路パターンは半導体チップ１５０とのデータ授受のための電気信号の経路を提供するパターン、半導体チップ１５０にパワーを伝達するか、または接地させるパターン、外部端子と接続されるパターンなどを含む。本実施形態によれば、パッケージ基板１１０は半導体チップ１５０とのデータ授受のための電気信号の経路を提供する少なくとも１つの第１パターン１２２と、半導体チップ１５０にパワーを供給するか、または半導体チップ１５０を接地させる少なくとも１つの第２パターン１２４とを含む。例えば、第１パターン１２２と第２パターン１２４のうちの少なくともいずれか１つはライン形態及び／または第１パターン１２２あるいは第２パターン１２４の表面に実質的に垂直な少なくとも１つの垂直ビーアを有するプレート形態に形成する。第１パターン１２２はシグナルパターン、パワーパターン及び接地パターンのうちの少なくともいずれか１つを含む。同様に、第２パターン１２４はシグナルパターン、パワーパターン、及び接地パターンのうちの少なくともいずれか１つを含む。第１パターン１２２と第２パターン１２４は互いに異なるパターンであり得る。一例として、第１パターン１２２はシグナルパターンであり、第２パターン１２４はパワー及び接地パターンのうちのいずれか１つであり得る。
パッケージ基板１１０は半導体パッケージ１００を外部電気装置と電気的に接続させるはんだボールやリーダフレームのような外部端子１０５が接続される基板パッド１１８を含む。他の例として、基板パッド１１８は外部端子として使用できる。基板パッド１１８は、例えば、銅やアルミニウムを含む。例えば、コア１１２の上下面のそれぞれにはフォトソルダレジスト（ＰＳＲ）からなる上部絶縁膜１１４と下部絶縁膜１１６を形成する。シグナルパターン１２２とパワーパターン１２４は上部絶縁膜１１４を通じて露出し、基板パッド１１８は下部絶縁膜１１６を通じて露出する。
図１及び２を参照すると、半導体チップ１５０は半導体基板１５７上に複数個のバンプ１３０、１４０が形成されたメモリまたは非メモリチップであり得る。半導体基板１５７は例えばシリコンウェーハまたはシリコンオンインシュレータ（ＳＯＩ）ウェーハであり得る。半導体チップ１５０はセンタパッド構造を有しうる。一例として、半導体チップ１５０はセンタ１５０ｙに形成されたセンタチップパッド１６１、１６３と、半導体基板１５７を保護する保護膜１５８と、バンプ１３０、１４０のランドを定義する誘電膜１５９とを含む。センタチップパッド１６１、１６３は銅やアルミニウムのような金属からなる。保護膜１５８は感光性ポリイミド（ＰＳＰＩ）のような樹脂からなる。誘電膜１５９はシリコン酸化膜やシリコン窒化膜などのような絶縁体からなる。半導体チップ１５０はフリップされてパッケージ基板１１０上に実装され、複数個のバンプ１３０、１４０はパッケージ基板１１０のＰＣＢパターン１２２、１２４と接続されている。複数個のバンプ１３０、１４０はシグナルパターン１２２と電気的に接続される第１バンプグループ１３０と、パワーパターン１２４と電気的に接続される第２バンプグループ１４０とを含む。
第１バンプグループ１３０は１つのセンタチップパッド１６１に接続された少なくとも１つのバンプ１３１と、センタチップパッド１６１に接続されない複数個のバンプ１３２、１３３、１３４とを含む。バンプ１３１は実質的に半導体チップ１５０とシグナルパターン１２２との間で電気信号の経路を提供するリアルバンプであり、残りのバンプ１３２〜１３４はパッケージ基板１１０上で半導体チップ１５０を支持するダミーバンプであり得る。リアルバンプ１３１は半導体チップ１５０のセンタ１５０ｙに形成され、ダミーバンプ１３２〜１３４はセンタチップパッド１６１を除いた残りの部分に形成される。一例として、ダミーバンプ１３２〜１３４は半導体チップ１５０の一側エッジ、例えば左側エッジ１５０ｘに形成される。
第２バンプグループ１４０はセンタチップパッド１６３に接続された少なくとも１つのバンプ１４１と、センタチップパッド１６３に接続されない複数個のバンプ１４２、１４３、１４４とを含む。バンプ１４１は実質的に半導体チップ１５０とパワーパターン１２４との間でパワー信号を提供するリアルバンプであり、残りのバンプ１４２〜１４４はパッケージ基板１１０上で半導体チップ１５０を支持するダミーバンプであり得る。リアルバンプ１４１は半導体チップ１５０のセンタ１５０ｙに形成され、ダミーバンプ１４２〜１４４はセンタチップパッド１６３を除いた残りの部分に形成される。一例として、ダミーバンプ１４２〜１４４は半導体チップ１５０の一側エッジ、例えば右側エッジ１５０ｚに形成される。一例として、図４に示したように、第２バンプグループ１４０はダミーバンプ１４５、１４６をさらに含むことができる。バンプ１３１は金属、例えば銅からなるピラー１３１ａを含む。ピラー１３１ａ上にはソルダ１３１ｂがさらに形成される。ソルダ１３１ｂはピラー１３１ａと第１パターン１２２との間の接合力を向上させることができる。
図３を参照すると、半導体チップ１５０は誘電膜（図２の１５９）を含ませず、保護膜１５８が半導体基板１５７を保護すると共にバンプランドを定義することができる。一例として、第１バンプグループ１３０で、リアルバンプ１３１とダミーバンプ１３２〜１３４の大きさは異なることができる。例えば、ダミーバンプ１３２〜１３４は半導体チップ１５０の堅固な支持役割のためにリアルバンプ１３１に比較してさらに大きく形成することができる。一例として、第２バンプグループ１４０で、ダミーバンプ１４２〜１４６はリアルバンプ１４１に比較してさらに大きく形成することができる。
図１及び４を参照すると、パッケージ基板１１０には少なくとも１つのシグナルパターン１２２及び少なくとも１つのパワーパターン１２４を含むＰＣＢパターンが形成される。シグナルパターン１２２には第１バンプグループ１３０が接続され、パワーパターン１２４には第２バンプグループ１４０が接続されている。本発明によれば、１つの第１バンプグループ１３０に含まれたすべてのバンプ１３１〜１３４は１つのシグナルパターン１２２上に形成され、１つの第２バンプグループ１４０に含まれたすべてのバンプ１４１〜１４６は１つのパワーパターン１２４上に形成される。図４を含んだ本明細書の図面でハッチングされた円はリアルバンプを示し、中空（ｈｏｌｌｏｗ）円はダミーバンプを示す。
シグナルパターン１２２はリアルバンプ１３１が接続されるランド１２２ｂと、ランド１２２ｂから延長された拡張部１２２ｅとを含む。拡張部１２２ｅはランド１２２ｂに比較して小さい幅を有することができる。一例として、ランド１２２ｂは半導体チップ１５０のセンタ１５０ｙに位置し、拡張部１２２ｅはセンタ１５０ｙから左側エッジ１５０ｘまたは右側エッジ１５０ｚに延長することができる。同様に、パワーパターン１２４はリアルバンプ１４１が接続されるランド１２４ｂと、ランド１２４ｂから延長された拡張部１２４ｅとを含む。拡張部１２４ｅは効果的なパワー伝達（Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ）のためにランド１２４ｂに比較してさらに大きい大きさを有することができる。一例として、ランド１２４ｂは半導体チップ１５０のセンタ１５０ｙに位置し、拡張部１２４ｅは右側エッジ１５０ｚまたは左側エッジ１５０ｘ方に延長することができる。シグナルパターン１２２は一直線形態に限定されず、例えば曲がった形態のような多様な形態を有することができる。同様に、パワーパターン１２４はライン形態に限定されず、多様な形態を有することができる。
Ｉ〜Ｉ’線上のシグナルパターン１２２において、第１バンプグループ１３０のうち半導体チップ１５０のセンタ１５０ｙに位置するリアルバンプ１３１はシグナルパターン１２２のランド１２２ｂに接続され、半導体チップ１５０からシグナルパターン１２２に、またはシグナルパターン１２２から半導体チップ１５０に電気信号を伝送することができる。第１バンプグループ１３０のうち半導体チップ１５０の左側エッジ１５０ｘに位置するダミーバンプ１３２〜１３４はシグナルパターン１２２の拡張部１２２ｅに接続されて半導体チップ１５０を支持することができる。シグナルパターン１２２の拡張部１２２ｅはダミーバンプ１３２〜１３４のランドとして利用されるので、パッケージ基板１１０にダミーバンプ用ランドを形成する必要がない。したがって、パッケージ基板１１０の面積を最大限活用することができる。一例として、シグナルパターン１２２はダミーバンプを迂回しない方向に形成することができるので、遠回形成されたシグナルパターン１２２による入出力不良（Ｉ／Ｏ ｓｋｅｗ）の問題をなくすことができる。ダミーバンプ１３２〜１３４の数または密度は本実施形態に限定されない。ダミーバンプ１３２〜１３４は左側エッジ１５０ｘまたは右側エッジ１５０ｚに均一な密度、または非均一な密度に分布させることができる。ダミーバンプ１３２〜１３４は相対的に大きいストレスが印加される半導体チップ１５０の一部に集中配列され得る。例えば、ダミーバンプ１３２〜１３４の多数は他の部分に比較して左側エッジ１５０ｘまたは右側エッジ１５０ｚの最も外側に配列され得る。
同様に、１〜１’線上のパワーパターン１２４において、第２バンプグループ１４０のうち半導体チップ１５０のセンタ１５０ｙに位置するリアルバンプ１４１はパワーパターン１２４のランド１２４ｂに接続され、パワーパターン１２４から半導体チップ１５０にパワー伝達をすることができる。第２バンプグループ１４０のうち半導体チップ１５０の右側エッジ１５０ｚに位置するダミーバンプ１４２〜１４６はパワーパターン１２４の拡張部１２４ｅに接続されてパッケージ基板１１０上で半導体チップ１５０を支持することができる。パワーパターン１２４の拡張部１２４ｅがダミーバンプ１４２〜１４６のランドとして活用されるので、ダミーバンプ用ランド形成によるパッケージ基板１１０の面積消耗がなく、且つパワーパターン１２４を遠回形成するか、または縮小形成する必要が無くなる。これによって、半導体チップ１５０にパワーを円滑に供給することができる。ダミーバンプ１４２〜１４６の数または密度は本実施形態に限定されない。ダミーバンプ１４２〜１４６は左側エッジ１５０ｘまたは右側エッジ１５０ｚに均一な密度、または非均一な密度に分布させることができる。ダミーバンプ１４２〜１４６は相対的に大きいストレスが印加される半導体チップ１５０の一部に集中配列され得る。例えば、ダミーバンプ１４２〜１４６の多数は他の部分に比較して左側エッジ１５０ｘまたは右側エッジ１５０ｚの最も外側に配列され得る。
図５を参照すると、第１バンプグループ１３０とセンタチップパッド１６１は１：１対応関係を有し、第２バンプグループ１４０とセンタチップパッド１６３は１：１または１：多数の対応関係を有することができる。例えば、１つのシグナルパターン１２２に接続された１つの第１バンプグループ１３０は１つのセンタチップパッド１６１に電気的に接続されている。１つのパワーパターン１２４に接続された１つの第２バンプグループ１４０は１つのセンタチップパッド１６３または２つ以上のセンタチップパッド１６３に電気的に接続されている。センタチップパッド１６１はリアルバンプ１３１と上下整列され得る。しかし、図５では説明の便宜上、センタチップパッド１６１をリアルバンプ１３１の側面に示した。同様に、センタチップパッド１６３はリアルバンプ１４１の側面に示した。
半導体パッケージ１００にストレスが外部から加えられるか、発熱などによって半導体チップ１５０のエッジ１５０ｘ、１５０ｚがセンタ１５０ｙより機械的及び／または熱的ストレスが集中して剥離やクラックなどが容易に発生することがある。本実施形態によれば、半導体チップ１５０のエッジ１５０ｘ、１５０ｚがダミーバンプ１３２〜１３４、１４２〜１４６により支持されるので、半導体パッケージ１００の機械的耐久性は向上する。
本実施形態によれば、半導体チップ１５０はセンタパッド構造を有することができる。これによって、パワーは半導体チップ１５０のセンタ１５０ｙから左右エッジ１５０ｘ、１５０ｚに向けて対称的に伝達されるので、安定したパワー供給を実現することができ、入出力不良（Ｉ／Ｏ ｓｋｅｗ）をなくすことができ、セル散布などを効率的に管理することができる。また、本実施形態によれば、半導体パッケージ１００はフリップチップボンディング構造を有することができる。したがって、半導体パッケージ１００はワイヤボンディングやリードボンディング構造に比較してより多い数の入出力を実現することができ、電気信号の経路を比較的短くすることができる。このような特性によって本実施形態の半導体パッケージ１００は高速動作が要求されるグラフィックデバイスまたはＥＤＰ（Ｅｌｅｃｔｒｏｎｉｃ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ）などに有用に活用することができる。
図６を参照すると、半導体チップ１５０はマトリックスパッド構造を有することができる。本実施形態によれば、シグナルパターン１２２とパワーパターン１２４はパッケージ基板１１０で均一、または非均一に配列されている。本実施形態において、第１バンプグループ１３０は半導体チップ１５０の全体領域に均一、または非均一に配列されているので、リアルバンプ１３１は半導体チップ１５０のセンタ１５０ｙのみではなく、左側エッジ１５０ｘ及び／または右側エッジ１５０ｚに分布させることができる。同様に、ダミーバンプ１３２〜１３４は半導体チップ１５０のセンタ１５０ｙのみではなく、左側エッジ１５０ｘ及び／または右側エッジ１５０ｚに分布させることができる。第２バンプグループ１４０の配列は第１バンプグループ１３０の配列と類似である
図７〜図１０は、本発明の例を示し、図７は、図９のＩＩ−ＩＩ’線に沿って切断した断面図である。
図７及び８を参照すると、本実施形態の半導体パッケージ１０２は、エッジパッド構造を有する半導体チップ１５２がパッケージ基板１１０上にフェースダウン実装されたフリップチップパッケージであり得る。例えば、チップパッド１６１、１６３が半導体チップ１５２のエッジ１５２ｘ、１５２ｚに形成され、該エッジチップパッド１６１、１６３にリアルバンプ１３１、１４１が接続されている。
図７及び９を参照すると、ＩＩ−ＩＩ’線上のシグナルパターン１２２において、シグナルパターン１２２のランド１２２ｂは半導体チップ１５２の左側エッジ１５２ｘに位置し、拡張部１２２ｅは左側エッジ１５２ｘからセンタ１５２ｙ方へ延長することができる。ＩＩ−ＩＩ’線上のパワーパターン１２４において、パワーパターン１２４のランド１２４ｂは右側エッジ１５２ｚに位置し、拡張部１２４ｅは右側エッジ１５２ｚからセンタ１５２ｙ方へ延長することができる。したがって、第１バンプグループ１３０のうちリアルバンプ１３１は半導体チップ１５２の左側エッジ１５２ｘに配置され、ダミーバンプ１３２〜１３４は半導体チップ１５０のセンタ１５２ｙ及び左側エッジ１５２ｘに配置される。ダミーバンプ１３２〜１３４の数または密度はセンタ１５２ｙ及び左側エッジ１５２ｘに構わずに均一であり得る。他の例として、ダミーバンプ１３２〜１３４の数または密度はセンタ１５２ｙ及び左側エッジ１５２ｘによって異なり得る。例えば、センタ１５２ｙでのダミーバンプ１３２〜１３４の数または密度は左側エッジ１５２ｘでのダミーバンプ１３２〜１３４の数または密度より大きいか、またはより小さいことがある。第２バンプグループ１４０のうちリアルバンプ１４１は半導体チップ１５２の右側エッジ１５２ｚに配置され、ダミーバンプ１４２〜１４６は半導体チップ１５２のセンタ１５２ｙ及び右側エッジ１５２ｚに配置される。ダミーバンプ１４２〜１４６の数または密度はセンタ１５２ｙ及び右側エッジ１５２ｚに構わずに均一であり得る。他の例として、ダミーバンプ１４２〜１４６の数または密度はセンタ１５２ｙ及び右側エッジ１５２ｚによって異なり得る。例えば、センタ１５２ｙでのダミーバンプ１４２〜１４６の数または密度は右側エッジ１５２ｚでのダミーバンプ１４２〜１４６の数または密度より大きいか、または小さいことがある。
図１０を参照すると、１つの第１バンプグループ１３０は１つのエッジチップパッド１６１に電気的に接続されており、１つの第２バンプグループ１４０は１つまたは２以上のエッジチップパッド１６３に電気的に接続されている。その他は図１〜図５の説明を適用することができ、簡潔性のために重複説明は避ける。
図１１は、本発明の実施形態に係る半導体パッケージを示し、図１３のＩＩＩ−ＩＩＩＩ’線に沿って切断した断面図である。図１２は、本発明の実施形態に係る半導体パッケージの半導体チップを示す断面図である。図１３は、本発明の実施形態に係る半導体パッケージの印刷回路基板を示す平面図である。
図１１〜図１３を参照すると、本実施形態の半導体パッケージ１０３はパッケージ基板１１０上に半導体チップ１５３がフェースダウン実装されたフリップチップパッケージであり得る。半導体チップ１５３は保護膜１５８と、誘電膜１５９と、第１バンプグループ１３０と、第２バンプグループ１４０とを含む。保護膜１５８と誘電膜１５９は半導体基板１５７上に配置される。第１バンプグループ１３０と第２バンプグループ１４０は半導体チップ１５３をパッケージ基板１１０に電気的及び物理的に接続することができる。本実施形態によれば、第１バンプグループ１３０はシグナルパターン１２２と半導体チップ１５３とを電気的及び物理的に接続し、第２バンプグループ１４０はパワーパターン１２４と半導体チップ１５３とを電気的に接続している。
第１バンプグループ１３０はリアルバンプ１３１とダミーバンプ１３２〜１３４とを含む。リアルバンプ１３１はセンタチップパッド１６１に接続され、半導体チップ１５３とシグナルパターン１２２との間に電気的経路を提供する。ダミーバンプ１３２〜１３４はセンタチップパッド１６１に接続されず、パッケージ基板１１０上で半導体チップ１５３を支持する。第１バンプグループ１３０とセンタチップパッド１６１は１：１対応関係を有する。したがって、図５に示したように、１つの第１バンプグループ１３０は１つのセンタチップパッド１６１に電気的に接続されている。リアルバンプ１３１は半導体チップ１５３のセンタ１５３ｙに配置され、ダミーバンプ１３２〜１３４は半導体チップ１５３のエッジ１５３ｘ、１５３ｚに配置される。例えば、図１３のＩＩＩ−ＩＩＩ’線上のシグナルパターン１２２上に形成された第１バンプグループ１３０のうちリアルバンプ１３１は半導体チップ１５３のセンタ１５３ｙに配置され、ダミーバンプ１３２〜１３４は半導体チップ１５３の左側エッジ１５３ｘに配置される。ダミーバンプ１３２〜１３４は半導体チップ１５３の左側エッジ１５３ｘを支持する支持バンプ（ｓｕｐｐｏｒｔｉｎｇ ｂｕｍｐ）として活用することができる。
第２バンプグループ１４０はセンタチップパッド１６３に接続され、半導体チップ１５３とパワーパターン１２４との間にパワーの伝達経路を提供するリアルバンプ１４１と、センタチップパッド１６３と電気的に接続された複数個のエッジチップパッド１６３ａに接続された複数個のリアルバンプ１４２〜１４６とを含む。第２バンプグループ１４０のすべてのリアルバンプ１４１〜１４６は互いに電気的に接続されている。図１２における実線１６９はチップパッド１６３、１６３ａが電気的に接続されたものを示す。第２バンプグループ１４０とセンタチップパッド１６３は１：１または１：多数の対応関係を有する。したがって、図５に示したように、１つの第２バンプグループ１４０は１つのセンタチップパッド１６３に、または複数個のセンタチップパッド１６３に電気的に接続することができる。リアルバンプ１４１〜１４６のうちで一部バンプ１４１は半導体チップ１５３のセンタ１５３ｙに配置され、他のバンプ１４２〜１４６は半導体チップ１５３のエッジ１５３ｘ、１５３ｚに配置される。例えば、図１３のＩＩＩ〜ＩＩＩ’線上のパワーパターン１２４上に形成された第２バンプグループ１４０のうちリアルバンプ１４１は半導体チップ１５３のセンタ１５３ｙに配置され、他のリアルバンプ１４２〜１４６は半導体チップ１５３の右側エッジ１５３ｚに配置される。パワーパターン１２４の拡張部１２４ｅ上に形成されたリアルバンプ１４２〜１４６は半導体チップ１５３の右側エッジ１５３ｚを支持する支持バンプでも活用することができる。一例として、半導体チップ１５３はチップパッド１６１、１６３がエッジ１５３ｘ、１５３ｚに配置されたエッジパッド構造を有する。
図１４は、本発明の一例を示す断面図である。図１５は、図１３の印刷回路基板のパターンの一例を示す平面図である。
図１４及び１５を参照すると、半導体チップ１５３は誘電膜（図１２の１５９）を含ませず、保護膜１５８上にバンプ１３１〜１４３を形成することができる。第１バンプグループ１３０のうちリアルバンプ１３１とダミーバンプ１３２〜１３４は互いに異なる大きさで形成することができる。例として、ダミーバンプ１３２〜１３４は支持バンプとしての機能を向上させるためにリアルバンプ１３１に比較してさらに大きく形成される。第２バンプグループ１４０のうち半導体チップ１５３のエッジ１５３ｘ、１５３ｚに配置されるリアルバンプ１４２、１４３は半導体チップ１５３のセンタ１５３ｙに配置されたリアルバンプ１４１に比較してさらに大きく形成される。一例として、パワーパターン１２４の拡張部１２４ｅ上に形成されたリアルバンプ１４３は２つ以上のエッジチップパッド１６３ａに接続できる大きさを有する巨大バンプで形成することができる。大きい大きさのリアルバンプ１４２、１４３は半導体チップ１５３の堅固な支持バンプとして活用されるだけではなく、効果的なパワー伝達（Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ）能力を有する。
図１６は、本発明の一例を示す断面図である。図１７は、図１６の一部を拡大した断面図である。
図１６を図１３と共に参照すると、第２バンプグループ１４０のうちリアルバンプ１４１と接続されるセンタチップパッド１６３は半導体チップ１５３にメインパワーを提供するメインパッドであり、他のリアルバンプ１４２〜１４６と接続されるエッジチップパッド１６３ａは半導体チップ１５３に補助パワーを提供する補助パッドであり得る。エッジチップパッド１６３ａは互いに電気的に接続されている。一例として、第２パターン１２４がパワーパターンの場合、センタチップパッド１６３の不良によってパワーパターン１２４から半導体チップ１５３を高速動作させるための十分なパワーが供給されないこともある。この場合、エッジチップパッド１６３ａから半導体チップ１５３に補助パワーがさらに供給される。第２パターン１２４が接地パターンの場合、センタチップパッド１６３の不良によって半導体チップ１５３の接地が不安定になり得る。この場合、エッジチップパッド１６３ａを利用して半導体チップ１５３を安定的に接地させることができる。このように、エッジチップパッド１６３ａによってパワーノイズを減少させ、半導体チップ１５３を高速動作させることができる。
図１７を図１３と共に参照すると、センタチップパッド１６３はリアルバンプ１４１と第１幅Ｗ１に接続されている。エッジチップパッド１６３ａはリアルバンプ１４２〜１４６のそれぞれと第２幅Ｗ２に接続されている。エッジチップパッド１６３ａは補助的に使われるので、第２幅Ｗ２を通じて露出するエッジチップパッド１６３ａの面積が第１幅Ｗ１を通じて露出するセンタチップパッド１６３の面積より大きい必要はない。本実施形態によれば、第２幅Ｗ２は第１幅Ｗ１に比較して小さいか、または同一であり得る。半導体チップ上に形成されるパッドはメインパッドと補助パッドに区分できる。メインバンプと補助バンプはメインパッドと補助パッドにそれぞれ結合する。メインバンプと補助バンプはパワーパターンまたは接地パターンに電気的に接続されている。したがって、メインパッドだけではなく、補助パッドによって半導体チップにパワーが安定的に供給されて接地され得る。本発明の実施形態によれば、メインバンプと補助バンプに電気的に接続されるパワーパターン／補助パターンをさらに形成する必要がないか、または予め形成されたパワーパターン／接地パターンを変更する必要がないことがある。メインバンプ１４１と補助バンプ１４２〜１４６はパワーパターン１２４の設計変更なしにパワーパターン１２４に接続され得る。さらに、補助バンプ１４２〜１４６は円滑なパワー供給を担保することができ、支持バンプとして使用することができる。本実施形態によれば、接地パターン１２４の設計を変更する必要がないことがある。これに加えて、接地パターン１２４に接続された補助バンプ１４２〜１４６は円滑な接地を担保することができ、支持バンプとして使用することができる。一例として、リアルバンプ１４１と接続されるセンタチップパッド１６３とリアルバンプ１４２と接続されるエッジチップパッド１６３ａが互いに電気的に接続され、メインパッドとして使用することができる。また、他のリアルバンプ１４３〜１４６に接続されるエッジチップパッド１６３ａは互いに電気的に接続され、補助パッドとして使用することができる。
図１８及び１９は、図１３のＰＣＢパターンの一例を示す平面図である。図１８を参照すると、半導体チップ１５３はセンタパッド構造であり得る。この場合、パワーパターン１２４はパッケージ基板１１０のセンタ１１０ｙに一列形態に集中配列され、シグナルパターン１２２はパッケージ基板１１０の左側エッジ１１０ｘ及び右側エッジ１１０ｚに分布する。例えば、ランド１２２ｂはパッケージ基板１１０のセンタ１１０ｙに配置され、拡張部１２２ｅはセンタ１１０ｙから左側エッジ１１０ｘまたは右側エッジ１１０ｚに延長することができる。本実施形態は少なくとも１つのシグナルパターン１２２とパワーパターン１２４がパッケージ基板１１０の一部に集中した場合に有用することができる。
図１９を参照すると、半導体チップ１５３はエッジパッド構造であり得る。この場合、パワーパターン１２４はパッケージ基板１１０の左側エッジ１１０ｘ及び右側エッジ１１０ｚで一列形態に集中配列され、シグナルパターン１２２はパッケージ基板１１０のセンタ１１０ｙに分布する。例えば、拡張部１２２ｅはパッケージ基板１１０の左側エッジ１１０ｘまたは右側エッジ１１０ｚからセンタ１１０ｙに延長され、ランド１２２ｂはパッケージ基板１１０の左側エッジ１１０ｘまたは右側エッジ１１０ｚに配置される。本実施形態によれば、第２バンプグループ１４０は半導体チップ１５３にパワーを供給することができ、またパッケージ基板１１０上に半導体チップ１５３のエッジを支持することができる。
図２０は、本発明の実施形態に係る半導体パッケージを示し、図２２のＩＶ〜ＩＶ’線に沿って切断した断面図である。図２１は、本発明の実施形態に係る半導体パッケージの半導体チップを示す断面図である。図２２は、本発明の実施形態に係る半導体パッケージの印刷回路基板を示す平面図である。
図２０〜図２２を参照すると、本変形例の半導体パッケージ１０４は半導体チップ１５４がパッケージ基板１１０上にフェースダウン実装されたフリップチップパッケージであり得る。半導体チップ１５４は保護膜１５８と、誘電膜１５９と、第１バンプグループ１３０と、第２バンプグループ１４０とを含む。保護膜１５８と誘電膜１５９は半導体基板１５７上に配置されている。第１バンプグループ１３０と第２バンプグループ１４０は半導体チップ１５４をパッケージ基板１１０に電気的に接続することができる。本実施形態によれば、第１バンプグループ１３０はシグナルパターン１２２と半導体チップ１５４とを電気的に接続し、第２バンプグループ１４０はパワーパターン１２４と半導体チップ１５４とを電気的に接続することができる。
第１バンプグループ１３０はセンタチップパッド１６１に接続されたバンプ１３１と、エッジチップパッド１６１ａに接続された複数個のバンプ１３２〜１３４とを含む。エッジチップパッド１６１ａはセンタチップパッド１６１に電気的に接続されている。第１バンプグループ１３０のすべてのバンプ１３１〜１３４は半導体チップ１５４とシグナルパターン１２２との間に電気信号の経路を提供するリアルバンプであり得る。すべてのリアルバンプ１３１〜１３４はシグナルパターン１２２のランド１２２ｂ及び拡張部１２２ｅに接続することができる。例えば、図２２のＩＶ−ＩＶ’線上のシグナルパターン１２２上に形成された第１バンプグループ１３０のうちリアルバンプ１３１は半導体チップ１５４のセンタ１５４ｙに配置されたランド１２２ｂに接続され、他のリアルバンプ１３２〜１３４は半導体チップ１５４の左側エッジ１５４ｘに配置された拡張部１２２ｅに接続されている。
第２バンプグループ１４０はセンタチップパッド１６３に接続されたバンプ１４１と、エッジチップパッド１６３ａに接続された複数個のバンプ１４２〜１４６とを含む。エッジチップパッド１６３ａはセンタチップパッド１６３に電気的に接続されている。第２バンプグループ１４０のすべてのバンプ１４１〜１４６は半導体チップ１５４とパワーパターン１２４との間にパワーの伝達経路を提供するリアルバンプであり得る。すべてのリアルバンプ１４１〜１４６はパワーパターン１２４のランド１２４ｂ及び拡張部１２４ｅに接続することができる。例えば、図２２のＩＶ−ＩＶ’線上のパワーパターン１２４上に形成された第２バンプグループ１４０のうちリアルバンプ１４１は半導体チップ１５４のセンタ１５４ｙに配置されたランド１２４ｂに接続し、他のリアルバンプ１４２〜１４６は半導体チップ１５４の右側エッジ１５４ｚに配置された拡張部１２４ｅに接続されている。１つのパワーパターン１２４に複数個のリアルバンプ１４１〜１４６が接続されているので、効果的なパワー伝達を実現することができる。
チップパッド１６１〜１６３ａは半導体チップ１５４のセンタ１５４ｙ及びエッジ１５４ｘ、１５４ｚにマトリックス形態に形成され得る。同様に、第１バンプグループ１３０と第２バンプグループ１４０は半導体チップ１５４の全領域にマトリックス形態に配置され得る。したがって、半導体チップ１５４はパッケージ基板１１０上に堅固に結合することができるので、機械的ストレスに強い構造とすることができる。１つのシグナルパターン１２２に接続されたすべてのバンプ１３１〜１３４のうち一部のバンプが電気信号の伝送経路として使用されなくても、残りのバンプが電気信号の伝送経路として提供されるので、電気的特性が向上することができる。パワーパターン１２４においてもこれと同様である。
第１バンプグループ１３０とセンタチップパッド１６１は１：１対応関係を有することができる。したがって、１つの第１バンプグループ１３０は１つのセンタチップパッド１６１に電気的に接続することができる。第２バンプグループ１４０はセンタチップパッド１６３と１：１または１：多数の対応関係を有することができる。これによって、１つの第２バンプグループ１４０は１つのセンタチップパッド１６３、または複数個のセンタチップパッド１６３に電気的に接続することができる。
図２３は、図２０の半導体パッケージにおけるバンプにクラックが発生した例を示す断面図である。図２４は、第１バンプグループの一部バンプにクラックが発生した例を示す平面図である。図２５は、第２バンプグループの一部バンプにクラックが発生した例を示す平面図である。
図２３及び２４を参照すると、半導体パッケージ１０４に機械的及び／または熱的ストレスが印加された場合、第１バンプグループ１３０のうちの一部バンプにクラックが発生し得る。例えば、シグナルパターン１２２の拡張部１２２ｅに接続されたリアルバンプ１３４にクラック１３９が発生した場合、電気信号は該リアルバンプ１３４を通じて伝送されないことがある。しかし、電気信号は他のリアルバンプ１３１〜１３３を通じて伝送されるので、電気信号伝送の不良問題は発生しない。
図２３及び２５を参照すると、パワーパターン１２４のランド１２４ｂに接続されたリアルバンプ１４１にクラック１４９が発生してパワーが伝達されないか、または抵抗が大きくなる現象が発生することがある。この場合、他のリアルバンプ１４２〜１４６を通じてパワーが伝達されるので、円滑なパワー供給が可能になる。
図２６〜図２９は、本発明の実施形態に係る半導体パッケージにおける半導体チップの多様な構造を示す断面図である。
図２２及び２６を参照すると、半導体チップ１５４は保護膜１５８上に誘電膜（図２１の１５９）が形成されないことがある。この場合、保護膜１５８がバンプ１３１〜１４６のランドを定義することができる。第２バンプグループ１４０のうちでパワーパターン１２４の拡張部１２４ｅに接続するリアルバンプ１４３は他のリアルバンプ１４１、１４２に比較して大きく形成される。例えばリアルバンプ１４３は２つ以上のエッジチップパッド１６３ａに接続することができる大きさの巨大バンプであり得る。巨大バンプ１４３はパワーパターン１２４と半導体チップ１５４との間の電気的接続面積を広げることができるので、効果的なパワー伝達が可能になり、半導体チップ１５４の支持能力を向上することができる。
図２２及び図２７を参照すると、第２バンプグループ１４０のうちの一部リアルバンプ、例えばパワーパターン１２４の拡張部１２４ｅに接続するリアルバンプ１４２〜１４６は半導体チップ１５４内部のパワーメタル１６５に共通接続することができる。この場合、電気的信頼性及びパワー伝達特性を向上できる。
図２２及び２８を参照すると、第２バンプグループ１４０は再配線１５６上に形成される。一例として、１つの再配線１５６上に第２バンプグループ１４０のすべてのリアルバンプ１４１〜１４６が形成され、互いに電気的に接続されている。センタチップパッド１６３とパワーメタル１６５は直接電気的に接続しないことができる。再配線１５６構造は第１バンプグループ１３０に適用することができる。
図２２及び２９を参照すると、図１６及び１７を参照して説明したように、第２バンプグループ１４０のうちリアルバンプ１４１と接続されるセンタチップパッド１６３はメインパワーを供給する（またはメイン接地のための）メインパッドであり、残りのリアルバンプ１４２〜１４６と接続されるエッジチップパッド１６３ａは補助パワーを供給する（または補助接地のための）補助パッドであり得る。第１バンプグループ１３０と接続されるチップパッド１６１、１６１ａは全部メインパッドであり得る。
図３０〜図３３は、本発明の実施形態に係る半導体パッケージの製造方法を示す断面図である。図３４及び３５は、本発明の実施形態に係る半導体パッケージの製造方法を示す平面図である。
図３０を参照すると、パッケージ基板１１０上に実装される半導体チップ１５０を提供する。パッケージ基板１１０はコア１１２の上下面に上部絶縁膜１１４と下部絶縁膜１１６が形成された印刷回路基板であり得る。コア１１２は繊維強化プラスチックやエポキシ樹脂で形成される。上部絶縁膜１１４と下部絶縁膜１１６はフォトソルダレジスト（ＰＳＲ）で形成される。パッケージ基板１１０の上面には銅箔からなるシグナルパターン１２２とパワーパターン１２４とを含むＰＣＢパターンが形成され、下面には銅やアルミニウムのような金属で構成された基板パッド１１８が形成されている。
半導体チップ１５０は該上面１５０ｆに形成された第１バンプグループ１３０と第２バンプグループ１４０とを含む。第１バンプグループ１３０はシグナルパターン１２２に接続し、第２バンプグループ１４０はパワーパターン１２４に接続することができる。第１バンプグループ１３０のバンプ数及び位置はシグナルパターン１２２のルーティング（ｒｏｕｔｉｎｇ）に依存し、第２バンプグループ１４０のバンプ数及び位置はパワーパターン１２４のルーティングに依存する。第１バンプグループ１３０と第２バンプグループ１４０のそれぞれは複数個のバンプを含み、複数個のバンプの全部がリアルバンプであるか、または少なくとも１つはリアルバンプであり、残りはダミーバンプであり得る。半導体チップ１５０は図２のセンタパッド構造、または図８のエッジパッド構造、または図２１のマトリックスパッド構造で形成することができる。一例として、半導体チップ１５０の提供は図２に示したように、センタ１５０ｙにセンタチップパッド１６１、１６３が形成された半導体基板１５７上にセンタチップパッド１６１、１６３をオープンさせる保護膜１５８と誘電膜１５９とを形成し、誘電膜１５９上に第１バンプグループ１３０と第２バンプグループ１４０とを銅及び／またはソルダなどをめっきや蒸着工程で形成することを含むことができる。リアルバンプ１３１、１４１はセンタチップパッド１６１、１６３に接続することができる。
図３１を参照すると、上部絶縁膜１１４をパターニングして複数個の開口部１１５、１１７を形成し、半導体チップ１５０をフェースダウンさせてパッケージ基板１１０上に実装することができる。半導体チップ１５０はフェースダウンされて上面１５０ｆは下のパッケージ基板１１０に向け、下面１５０ｂは上に向けるフリップ（ｆｌｉｐ）状態に実装される。開口部１１５、１１７はシグナルパターン１２２を一部オープンさせる複数個の第１開口部１１５と、パワーパターン１２４を一部オープンさせる複数個の第２開口部１１７とを含む。第１開口部１１５によって第１バンプグループ１３０が接続される第１ランド１１１が定義され、第２開口部１１７によって第２バンプグループ１４０が接続される第２ランド１１３が定義される。開口部１１５、１１７は図３４に示したように、ホール１１５ｈ、１１７ｈ形態に形成されるか、または図３５に示したように、ブロック１１５ｂ、１１７ｂ形態に形成される。
図３４を参照すると、ホール１１５ｈ、１１７ｈはシグナルパターン１２２をオープンさせて第１ランド１１１を定義する複数個の第１ホール１１５ｈと、パワーパターン１２４をオープンさせてランド１１３を定義する複数個の第２ホール１１７ｈとを含む。第１ホール１１５ｈと第２ホール１１７ｈは同一（または類似）の大きさで形成することができる。ホール１１５ｈ、１１７ｈの大きさによってコア１１２の上面１１２ｆが露出することができる。
図３５を参照すると、ブロック１１５ｂ、１１７ｂは略一方向に延長された第１ブロック１１５ｂと略正方形の第２ブロック１１７ｂとを含む。第１ブロック１１５ｂはシグナルパターン１２２の伸長方向（例えば、横方向）と実質的に直交する方向（例えば、縦方向）に伸長されたライン形態に形成される。これによれば、１つの第１ブロック１１５ｂによって複数個の第１ランド１１１や複数個の第１及び２ランド１１１、１１３を同時に定義することができる。第２ブロック１１７ｂはパワーパターン１２４の拡張部１２４ｅをオープンさせる第３ランド１１３ｂを定義することができる。第３ランド１１３ｂは第１及び第２ランド１１１、１１３に比較してさらに大きい面積を有することができる。第３ランド１１３ｂは図１５に示した巨大バンプ１４３が接続されるのに有用することができる。ブロック１１５ｂ、１１７ｂ形成の時、コア１１２の上面１１２ｆが露出することができる。
図３２を参照すると、半導体チップ１５０はパッケージ基板１１０にフェースダウン実装される。これによって、第１バンプグループ１３０は第１開口部１１５に挿入されてシグナルパターン１２２に接続され、第２バンプグループ１４０は第２開口部１１７に挿入されてパワーパターン１２４に接続される。以後、パッケージ基板１１０上にエポキシモールディングコンパウンド（ＥＭＣ）として半導体チップ１５０をモールディングするモールディング膜１８０を形成する。モールディング膜１８０を形成する前に、半導体基板１５０とパッケージ基板１１０との間にアンダーフィリング膜１７０をさらに形成することができる。アンダーフィリング膜１７０はエポキシ樹脂のような絶縁樹脂を毛細管流れ（Ｃａｐｉｌｌａｒｙ ｆｌｏｗ）を利用して形成することができる。開口部１１５、１１７の形成の時、露出したコアの上面（図３４または図３５の１１２ｆ）はアンダーフィリング膜１７０及び／またはモールディング膜１８０で覆われる。
図３３を参照すると、下部絶縁膜１１６をパターニングして基板パッド１１８をオープンさせる第３開口部１１９を形成し、第３開口部１１９を通じてはんだボールのような外部端子１０５を付着することができる。第３開口部１１９の形成は図３１の第１及び第２開口部１１５、１１７の形成と同時に行うことができる。外部端子１０５の付着工程は図３０のパッケージ基板１１０の提供段階で進行することができる。前記一連の過程により図１の半導体パッケージ１００を実現することができる。半導体チップ１５０の構造（例えば、センタパッド構造、エッジパッド構造など）、バンプ１３０、１４０の種類（例えば、リアルバンプ、ダミーバンプなど）、形態などによって本明細書に開示された多様な例の半導体パッケージ１０２〜１０４を実現することができる。
図３６は、本発明の実施形態に係る半導体パッケージを示し、図３７のＶ−Ｖ’線に沿って切断した断面図である。図３７は、本発明の実施形態に係る半導体パッケージの一部を示す平面図である。
図３６を参照すると、本変形例の半導体パッケージ２００はパッケージ基板２１０上に第１半導体チップ２５０と第２半導体チップ２５５が積層され、モールディング膜２８０によってモールディングされたマルチチップパッケージであり得る。第１半導体チップ２５０はフェースアップまたはフェースダウンされてパッケージ基板２１０上に実装される。第２半導体チップ２５５はフェースアップまたはフェースダウンされて第１半導体チップ２５０上に積層される。
パッケージ基板２１０はシグナルパターン２２２とパワーパターン２２４が含まれたコア２１２の上下面に上部絶縁膜２１４と下部絶縁膜２１６が形成された印刷回路基板であり得る。コア２１２の下面には外部端子２０５が接続される基板パッド２１８が形成される。第１半導体チップ２５０は貫通電極２７２、２７４によってパッケージ基板２１０と電気的に接続される。貫通電極２７２、２７４は第１半導体チップ２５０をレーザドリリング工程で貫通ホールを作り、該貫通ホールにシリコンや金属を満たして形成することができる。
貫通電極２７２、２７４はシグナルパターン２２２に接続され、第１半導体チップ２５０とシグナルパターン２２２との間でデータ信号を伝送する第１貫通電極２７２と、パワーパターン２２４に接続され、パワーパターン２２４から第１半導体チップ２５０にパワーを伝達する第２貫通電極２７４とを含む。シグナルパターン２２２と第１貫通電極２７２は１：１対応関係であり得る。したがって、１つのシグナルパターン２２２に１つの第１貫通電極２７２が接続することができる。これと異なり、パワーパターン２２４と第２貫通電極２７４は１：１または１：多数の対応関係であり得る。したがって、１つのパワーパターン２２４には１つの第２貫通電極２７４または複数個の第２貫通電極２７４が接続することができる。
第１半導体チップ２５０とパッケージ基板２１０との間にバンプ２３０、２４０をさらに形成することができる。バンプ２３０はシグナルパターン２２２と第１貫通電極２７２とを電気的に接続する複数個のバンプ２３０と、パワーパターン２２４と第２貫通電極２７４とを電気的に接続する複数個のバンプ２４０とを含む。バンプ２３０、２４０は金属（例えば、銅）をめっきするか、または蒸着して形成することができる。
第１半導体チップ２５０と第２半導体チップ２５５との間の電気的接続は再配線２７３、２７５と接続バンプ２９２、２９４とを通じて実現することができる。一例として、第１半導体チップ２５０の上面には第１貫通電極２７２と接続される第１再配線２７３と、第２貫通電極２７４が接続される第２再配線２７５が形成される。第２半導体チップ２５５の下面には第１再配線２７３と接続される第１接続バンプ２９２と、第２再配線２７５と接続される第２接続バンプ２９４が形成される。第１再配線２７３のデザインは第１接続バンプ２９２のデザインに依存する。例えば、第１再配線２７３は第１接続バンプ２９２の配列と符合するように形成される。第２再配線２７５のデザインは第２接続バンプ２９４のデザインに依存する。
図３７を図３６と共に参照すると、１つのシグナルパターン２２２は１つの第１貫通電極２７２と接続され、該１つの第１貫通電極２７２は１つの第１再配線２７３に接続され、該１つの第１再配線２７３には１つの第１接続バンプ２９２が接続される。該１つの第１接続バンプ２９２はリアルバンプであり得る。これによって、シグナルパターン２２２と半導体チップ２５０、２５５との間にデータ信号を受け渡すことができる。
複数個の第１接続バンプ２９２、２９２ａが接続される第１再配線２７３ａをさらに含むことができる。１つの第１再配線２７３ａは複数個の第１接続バンプ２９２、２９２ａのランドとして活用される。一例として、該第１再配線２７３ａは第１半導体チップ２５０の左右側エッジ２５０ｘ、２５０ｚのうちの少なくともいずれか１つに形成することができる。複数個の第１接続バンプ２９２、２９２ａのうちのいずれか１つはリアルバンプであり、他の１つはダミーまたはリアルバンプであり得る。例えば、Ｖ−Ｖ’線上の第１再配線２７３ａに接続された少なくとも２つの第１接続バンプ２９２、２９２ａのうち第２半導体チップ２５５のセンタ２５５ｙにさらに隣接した第１接続バンプ２９２はリアルバンプであり、第２半導体チップ２５５の左側エッジ２５５ｘにさらに隣接した第１接続バンプ２９２ａはダミーバンプまたはリアルバンプであり得る。第１接続バンプ２９２ａがダミーバンプであれば、第２半導体チップ２５５の左側エッジ２５５ｘを支持する支持バンプとして使用される。第１接続バンプ２９２ａがリアルバンプであれば、他の第１接続バンプ２９２と電気的に接続される。
他の例として、第１再配線２７３ａに少なくとも２つの第１接続バンプ２９２、２９２ａが接続され、また、他の第１再配線２７３に少なくとも２つの第１接続バンプ２９２が接続することができる。少なくとも２つの第１接続バンプ２９２のうちのいずれか１つはリアルバンプであり、残りはダミーまたはリアルバンプであり得る。
１つのパワーパターン２２４には複数個の第２貫通電極２７４が接続され、該複数個の第２貫通電極２７４は１つの第２再配線２７５に接続され、該１つの第２再配線２７５には複数個の第２接続バンプ２９４が接続される。１つの第２再配線２７５が複数個の第２接続バンプ２９４のランドとして活用される。該複数個の第２接続バンプ２９４のうちの少なくともいずれか１つはリアルバンプであり、残りはダミーまたはリアルバンプであり得る。他の例として、第２再配線２７５上には第１半導体チップ２５０の左側エッジ２５０ｘまたは右側エッジ２５０ｚに最も隣接する第２接続バンプ２９４ａをさらに形成することができる。例えば、Ｖ−Ｖ’線上の第２再配線２７５に第２半導体チップ２５５の右側エッジ２５５ｚに最も隣接する第２接続バンプ２９４ａをさらに形成することができる。第２接続バンプ２９４ａがダミーバンプであれば、第２半導体チップ２５５の右側エッジ２５５ｚを支持する支持バンプとして使用される。第２接続バンプ２９４ａがリアルバンプであれば、他のリアルバンプ２９４と電気的に接続される。
図３８は、本発明の実施形態に係る半導体パッケージを示し、図３９のＶＩ−ＶＩ’線に沿って切断した断面図である。図３９は、本発明の実施形態に係る半導体パッケージの一部を示す平面図である。
図３８を参照すると、本実施形態の半導体パッケージ３００は下部パッケージ３０２上に上部パッケージ３０４が積層されたパッケージオンパッケージ（ＰＯＰ）であり得る。下部パッケージ３０２は下部パッケージ基板３１０上に複数個の下部半導体チップ３５０が実装されたマルチチップパッケージであり得る。同様に、上部パッケージ３０４は上部パッケージ基板３１５上に複数個の上部半導体チップ３５５が実装されたマルチチップパッケージであり得る。下部パッケージ３０２と上部パッケージ３０４は再配線３７０とモールドビアグループ３９０とを通じて互いに電気的に接続することができる。
下部パッケージ３０２はシグナルパターン、パワーパターン、グラウンドパターンなどが含まれた下部回路パターン３１２と、複数個の下部基板パッド３１３が具備された印刷回路基板のような下部パッケージ基板３１０と、下部パッケージ基板３１０上に実装されたメモリ、非メモリ、またはこれらの組合を含む下部半導体チップ３５０と、下部半導体チップ３２０をモールディングする下部モールディング膜３８０とを含む。下部回路パターン３１２は下部基板パッド３１３と電気的に接続されている。下部半導体チップ３５０と下部パッケージ基板３１０は絶縁接着剤３２０によって互いに接着され、複数個の下部ボンディングワイヤ３４０によって互いに電気的に接続されている。下部ボンディングワイヤ３４０は回路パターン３１２と下部半導体チップ３５０とを電気的に接続し、下部半導体チップ３２０と下部パッケージ基板３５０との間にデータ、パワー、グラウンドなどの信号を伝送することができる。他の例として、下部半導体チップ３５０と下部パッケージ基板３１０は下部半導体チップ３５０を貫通する貫通電極（例えば、図３６の２７２、２７４）により互いに電気的に接続されている。下部パッケージ３０２は下部基板パッド３１３に接続され、半導体パッケージ３００を外部電気装置に接続するはんだボールやはんだバンプのような複数個の外部端子３３０を含むことができる。
上部パッケージ３０４は下部パッケージ３０２と同一（または類似）に構成することができる。例えば、上部パッケージ３０４は上部回路パターン３１７と、これと電気的に接続された上部基板パッド３１８が形成された印刷回路基板のような上部パッケージ基板３１５と、上部パッケージ基板３１５上に実装された上部半導体チップ３５５と、上部半導体チップ３５５と上部パッケージ基板３１５とを接着させる絶縁接着剤３２５と、上部半導体チップ３５５をモールディングする上部モールディング膜３８５とを含む。一例として、上部半導体チップ３５５と上部パッケージ基板３１５は複数個の上部ボンディングワイヤ３４５によって互いに電気的に接続されて電気信号を授受できる。他の例として、上部半導体チップ３５５を貫通して形成された貫通電極がボンディングワイヤ３４５を代替することができる。
図３９を図３８と共に参照すると、下部半導体チップ３５０のうち最上層の下部半導体チップ３５０ｔ上に再配線３７０を形成する。再配線３７０にはモールドビアグループ３９０が接続されている。モールドビアグループ３９０は複数個のモールドビア３９１、３９２、３９３を含む。モールドビア３９１〜３９３は上部基板パッド３１８に接続されている。モールドビア３９１〜３９３は下部モールディング膜３８０をパターニングして再配線３７０をオープンさせるモールドビアホール３８５を形成した後、金属またはソルダなどのような伝導体で満たして形成することができる。一例として、モールドビア３９１〜３９３は上部基板パッド３１８にはんだボールを付着し、下部パッケージ３０２と上部パッケージ３０４とを結合してはんだボールをモールドビアホール３８５に挿入させた後、リフロー工程で形成することができる。再配線３７０は下部ボンディングワイヤ３４０によって下部パッケージ基板３１０の下部回路パターン３１２と電気的に接続されている。したがって、モールドビアグループ３９０及び再配線３７０によって下部パッケージ３０２と上部パッケージ３０４は電気的に接続することができる。
本実施形態によれば、１つの再配線３７０には複数個のモールドビア３９１〜３９３が共通接続することができる。１つの再配線３７０に接続された複数個のモールドビア３９１〜３９３のうちの少なくとも１つ、例えば半導体パッケージ３００のセンタ３００ｙに形成されたモールドビア３９１は上下部パッケージ３０２、３０４間に電気信号の経路として提供されるリアルビアであり、残り３９２、３９３はダミービアであり得る。ダミービア３９２、３９３は上部パッケージ３０４のエッジを支持する支持ビアとして活用される。この場合、下部パッケージ基板３１０にはダミービア３９２、３９３が接続する上部基板パッド３１８が形成されないこともある。他の例として、１つの再配線３７０に接続されたすべてのモールドビア３９１〜３９３はリアルビアであり得る。この場合、すべてのモールドビア３９１〜３９３は下部基板パッド３１８に接続され、該下部基板パッド３１８は互いに電気的に接続される。
下部パッケージ３０２及び上部パッケージ３０４のうちの少なくともいずれか１つは本明細書に開示されたすべての半導体パッケージのうちのいずれか１つに取り替えることができる。一例として、図３６の半導体パッケージ２００が上下積層され、再配線とモールドビアによって互いに電気的に接続されたパッケージオンパッケージを形成することができる。
図４０は、本発明の実施形態に係る半導体パッケージを示す断面図である。図４１は、本発明の実施形態に係る半導体パッケージを示す斜視図である。
図４０及び４１を参照すると、本実施形態の半導体パッケージ４００はモジュール基板４１０の上面に実装された少なくとも２つのパッケージ４５０が実装され、モジュール基板４１０の下面に複数個の外部端子４０５が形成された半導体モジュールであり得る。モジュール基板４１０は回路パターン４２２、４２４が形成されたコア４１２と、コア４１２の上面に形成された上部絶縁膜４１４と、コア４１２の下面に形成された下部絶縁膜４１６とを含む。半導体パッケージ４００はモジュール基板４１０の下面に外部端子４０５が接続される複数個の基板パッド４１８を含む。外部端子４０５を通じて半導体パッケージ４００は電気装置に電気的に結合することができる。
パッケージ４５０は接続端子４３０、４４０によりモジュール基板４１０と電気的に接続されている。パッケージ４５０は本明細書に開示された多様な例の半導体パッケージのうちのいずれか１つであり得る。接続端子４３０、４４０は回路パターン４２２、４２４と接続されている。回路パターン４２２、４２４はシグナルパターン４２２とパワーパターン４２４とを含み、接続端子４３０、４４０はシグナルパターン４２２に接続される複数個の端子で構成された第１接続端子群４３０と、パワーパターン４２４に接続される複数個の端子で構成された第２接続端子群４４０とを含むことができる。１つのシグナルパターン４２２には１つの第１接続端子群４３０が接続され、該１つの第１接続端子群４３０に含まれた複数個の端子は互いに電気的に接続されたリアル端子であり得る。１つのパワーパターン４２４には少なくとも１つの第２接続端子群４４０が接続されている。１つのパワーパターン４２４に接続される１つの第２接続端子群４４０に含まれた複数個の端子は互いに電気的に接続されたリアル端子であり得る。
図４２は、図４０の半導体パッケージの一例を示す断面図である。図４３は、図４０の半導体パッケージの一例を示す斜視図である。
図４２及び４３を参照すると、本実施形態の半導体パッケージ４０２はモジュール基板４１０の上下面にパッケージ４５０が実装された構造で形成される。半導体パッケージ４０２は回路パターン４２２、４２４に電気的に接続された外部パッド４０６として電気装置に結合することができる。外部パッド４０６はパッケージ基板４１０の一側に形成することができる。
前記半導体パッケージ４００、４０２は多様な用途として使用される。例えば、半導体パッケージ４００、４０２はモバイル電子器機、ノートブックコンピュータ、ポータブルマルチメディアプレーヤ（ＰＭＰ）、ＭＰ３プレーヤ、キャムコーダ、メモリスティック、メモリカード、ソリッドステートドライブ（ＳＳＤ）などの多様な電子機器に活用することができる。
図４４は、本発明の実施形態に係る半導体パッケージを備えたメモリカードを示すブロック図である。
図４４を参照すると、本発明の多様な実施形態に係る半導体パッケージを含む半導体メモリ１２１０はメモリカード１２００に応用できる。一例として、メモリカード１２００はホストとメモリ１２１０間のあらゆるデータ交換を第御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使われる。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正コード１２２４はメモリ１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース１２２５はメモリ１２１０とインターフェーシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータ交換のためのあらゆる制御動作を実行する。
図４５は、本発明の多様な実施形態に係る半導体パッケージを応用した情報処理システムを示すブロック図である。
図４５を参照すると、情報処理システム１３００は本発明の実施形態に係る半導体パッケージを備えたメモリシステム１３１０を含むことができる。情報処理システム１３００はモバイル器機やコンピュータなどを含むことができる。一例として、情報処理システム１３００はメモリシステム１３１０とそれぞれシステムバス１３６０に電気的に接続されたモデム１３２０と、中央処理装置１３３０と、ＲＡＭ１３４０と、ユーザインターフェース１３５０とを含む。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２とを含み、図４４のメモリカード１２００と実質的に同一に構成される。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータまたは外部から入力されたデータが格納される。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）に提供できる。一例として、メモリシステム１３１０は半導体ディスク装置（ＳＳＤ）で構成され、この場合、情報処理システム１３００は大容量のデータをメモリシステム１３１０に安定的に、且つ信頼性あるように格納できる。
本発明の実施形態に係る半導体パッケージは多様な形態にパッケージングすることができる。例えば、本発明の多様な実施形態に係る半導体パッケージは、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ、 Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ、 Ｗａｆｅｒ−ｌｅｖｅｌ Ｐａｃｋａｇｅまたは Ｗａｆｅｒ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ、Ｗａｆｅｒ Ｌｅｖｅｌ Ｓｔａｃｋ Ｐａｃｋａｇｅ、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅなどのような方式でパッケージングすることができる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
以上の発明の詳細な説明は開示された実施状態で本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合せ、変更及び環境で使うことができる。添付された請求範囲は他の実施状態も含むと解釈されなければならない。
１２２ シグナルパターン
１２２ｂ ランド
１２２ｅ 拡張部
１２４ パワーパターン
１２４ｂ ランド
１２４ｅ 拡張部
１３０ 第１バンプグループ
１３１ バンプ（リアルバンプ）
１３２〜１３４ バンプ
１４０ 第２バンプグループ
１４１ バンプ（リアルバンプ）
１４２〜１４６ バンプ
１５０ 半導体チップ
１５０ｘ 左側エッジ
１５０ｙ センタ
１５０ｚ 右側エッジ

Claims (35)

  1. 第１バンプグループ及び第２バンプグループを有する半導体チップと、
    前記半導体チップとのデータ通信のための第１パターンと前記半導体チップにパワーを供給するため、または前記半導体チップを接地するため第２パターンを含むパッケージ基板とを有し、
    前記第１バンプグループは前記第１パターン上に配置され、前記第２バンプグループは前記第２パターン上に配置されることを特徴とする半導体パッケージ。
  2. 前記第１バンプグループは前記半導体チップの第１導電パッド上に配置される第１リアルバンプと、前記半導体チップの保護膜上に配置される第１ダミーバンプとを含み、前記第２バンプグループは第２導電パッド上に配置される第２リアルバンプと前記保護膜上に配置される第２ダミーバンプとを含むことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１リアルバンプと前記第２リアルバンプは前記第１ダミーバンプと前記第２ダミーバンプとの間に配置されることを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記第１ダミーバンプと前記第２ダミーバンプは前記第１リアルバンプと前記第２リアルバンプとの間に配置されることを特徴とする請求項２に記載の半導体パッケージ。
  5. 前記第１リアルバンプは前記半導体チップの第１導電パッド上に配置される第１リアルバンプと、前記半導体チップの保護膜上に配置される第１ダミーバンプとを含み、前記第２バンプグループは第２導電パッド上に配置される第２リアルバンプと第３導電パッド上に配置される第３リアルバンプとを含むことを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記第２導電パッドと前記第３導電パッドは互いに電気的に接続されることを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記第２導電パッドと前記第３導電パッドは互いに電気的に絶縁されることを特徴とする請求項５に記載の半導体パッケージ。
  8. 前記第２バンプグループは第４導電パッド及び第５導電パッド上に配置される第４リアルバンプをさらに含むことを特徴とする請求項５に記載の半導体パッケージ。
  9. 第１バンプグループは前記半導体チップの第１導電パッド上に配置される第１リアルバンプと第２導電パッド上に配置される第２リアルバンプとを含み、前記第２バンプグループは第３導電パッド上に配置される第３リアルバンプと第４導電パッド上に配置される第４リアルバンプとを含むことを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記第２バンプグループは第５導電パッド及び第６導電パッド上に配置される第５リアルバンプをさらに含むことを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記第３リアルバンプと前記第４リアルバンプは前記半導体チップの基板上に形成された共通パワーメタル上に配置されることを特徴とする請求項９に記載の半導体パッケージ。
  12. 前記第３リアルバンプと前記第４リアルバンプは前記半導体チップの基板上に配置される再配線上に配置されることを特徴とする請求項９に記載の半導体パッケージ。
  13. 前記第１リアルバンプと前記第２リアルバンプは互いに電気的に接続され、前記第３リアルバンプと前記第４リアルバンプは互いに電気的に接続されることを特徴とする請求項９に記載の半導体パッケージ。
  14. 前記第１リアルバンプと前記第２リアルバンプは互いに電気的に接続され、前記第３リアルバンプと前記第４リアルバンプは互いに電気的に絶縁されることを特徴とする請求項９に記載の半導体パッケージ。
  15. 前記第２導電パッドの幅は前記第３導電パッドの幅より大きいことを特徴とする請求項７に記載の半導体パッケージ。
  16. 前記第１リアルバンプは前記半導体チップと前記第１パターンとの間に電気的信号経路を提供し、前記第１ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することを特徴とする請求項２に記載の半導体パッケージ。
  17. 前記第２リアルバンプは前記半導体チップと前記第２パターンとの間に電気的信号経路を提供し、前記第２ダミーバンプは前記パッケージ基板上の前記半導体チップを支持することを特徴とする請求項１６に記載の半導体パッケージ。
  18. 前記第１ダミーバンプは前記第１リアルバンプより大きく、前記第２ダミーバンプは前記第２リアルバンプより大きいことを特徴とする請求項２に記載の半導体パッケージ。
  19. 前記第１パターンは前記第１リアルバンプを収容するランドと前記第１ダミーバンプを収容する前記ランドから延長された拡張部を含み、前記拡張部は前記ランドより小さい幅を有することを特徴とする請求項２に記載の半導体パッケージ。
  20. 前記第２パターンは前記第２リアルバンプを収容するランドと前記第２ダミーバンプを収容する前記ランドから延長された拡張部を含み、前記拡張部は前記ランドより大きいことを特徴とする請求項１９に記載の半導体パッケージ。
  21. 前記第１及び第２パターンは印刷回路基板パターンであることを特徴とする請求項１に記載の半導体パッケージ。
  22. 前記第１及び第２リアルバンプは金属を含むことを特徴とする請求項２１に記載の半導体パッケージ。
  23. 少なくとも１つの回路パターンを有するパッケージ基板と、
    前記パッケージ基板上に配置され、複数個のバンプを有する半導体チップと、を有し、
    前記半導体チップの少なくとも２つのバンプは前記少なくとも１つの回路パターン上に配置されることを特徴とする半導体パッケージ。
  24. 前記少なくとも２つのバンプはパッド上に配置され、チップ回路に接続される第１バンプと、前記半導体チップの保護膜上に配置される第２バンプとを含むことを特徴とする請求項２３に記載の半導体パッケージ。
  25. 前記少なくとも２つのバンプはパッド上に配置され、チップ回路に接続される第１バンプと、チップメタル上に配置されて前記第１バンプに電気的に接続される第２バンプとを含むことを特徴とする請求項２３に記載の半導体パッケージ。
  26. 前記第２バンプは前記第１バンプより大きいことを特徴とする請求項２４に記載の半導体パッケージ。
  27. 複数個の回路パターンを有するパッケージ基板と、
    前記パッケージ基板上に配置され、複数個のバンプを有する半導体チップと、を有し、
    前記複数個のバンプのそれぞれの拡張経路は前記回路パターンのそれぞれの延長経路に対応することを特徴する半導体パッケージ。
  28. 前記複数個のバンプは均一に分布することを特徴とする請求項２７に記載の半導体パッケージ。
  29. 前記複数個のバンプは非均一に分布することを特徴とする請求項２７に記載の半導体パッケージ。
  30. 前記バンプの大部分は前記半導体チップのエッジに近接して分布することを特徴とする請求項２９に記載の半導体パッケージ。
  31. パッケージ基板上に複数個の回路パターンを形成し、
    半導体チップ上に前記パッケージ基板の前記複数個の回路パターンの延長経路に沿って複数個のバンプを形成し、
    前記半導体チップ上に前記パッケージ基板を配置して前記複数個の回路パターン上に前記複数個のバンプを配置することを含むことを特徴とする半導体パッケージの製造方法。
  32. 前記複数個のバンプは各回路パターンの一端から他端まで均一に配置されることを特徴とする請求項３１に記載の半導体パッケージの製造方法。
  33. 前記複数個のバンプは前記回路パターンから絶縁された複数個のダミーバンプを含むことを特徴とする請求項３２に記載の半導体パッケージの製造方法。
  34. プログラムを格納するためのメモリ素子と、
    前記メモリ素子と通信するプロセッサとを有し、
    前記メモリ素子は、
    複数個の回路パターンを含むパッケージ基板と、
    前記パッケージ基板上に配置され、複数個のバンプを有する半導体チップと、を含み、
    前記複数個のバンプのそれぞれの拡張経路は前記回路パターンのそれぞれの延長経路に対応することを特徴とするデータ送受信システム。
  35. 前記システムは、モバイルシステム、携帯型コンピュータ、ウェッブタブレット、モバイルフォン、デジタルミュージックプレーヤ、メモリカードのうちの少なくともいずれか１つを含むことを特徴とする請求項３４に記載のデータ送受信システム。
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