JP2001358172A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JP2001358172A JP2001358172A JP2000179895A JP2000179895A JP2001358172A JP 2001358172 A JP2001358172 A JP 2001358172A JP 2000179895 A JP2000179895 A JP 2000179895A JP 2000179895 A JP2000179895 A JP 2000179895A JP 2001358172 A JP2001358172 A JP 2001358172A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- interposer
- main surface
- bump
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】ＩＣチップとインターポーザ間の密着性が劣化
しても汚染因子の影響を受け難い高信頼性のフリップチ
ップ構造の半導体パッケージを提供する。 【解決手段】ＩＣチップ１１の主表面とインターポーザ
１２とは対向し接近している。ＩＣチップ１１の主表面
には複数のパッド部１３が形成されているが、周縁付近
には設けられていない。これらのパッド部１３にはそれ
ぞれバンプ１４が形成されている。バンプ１４はインタ
ーポーザ１２の所定パターンと電気的に接続され外部端
子１５に導かれる。ＩＣチップ１１の主表面とインター
ポーザ１２との対向領域にはアンダーフィルと呼ばれる
絶縁性の保護部材１６が充填されている。
しても汚染因子の影響を受け難い高信頼性のフリップチ
ップ構造の半導体パッケージを提供する。 【解決手段】ＩＣチップ１１の主表面とインターポーザ
１２とは対向し接近している。ＩＣチップ１１の主表面
には複数のパッド部１３が形成されているが、周縁付近
には設けられていない。これらのパッド部１３にはそれ
ぞれバンプ１４が形成されている。バンプ１４はインタ
ーポーザ１２の所定パターンと電気的に接続され外部端
子１５に導かれる。ＩＣチップ１１の主表面とインター
ポーザ１２との対向領域にはアンダーフィルと呼ばれる
絶縁性の保護部材１６が充填されている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のパッド部が
設けられている半導体チップの主表面と外部端子を導く
インターポーザを対向させるフリップチップ構造の半導
体パッケージに関する。
設けられている半導体チップの主表面と外部端子を導く
インターポーザを対向させるフリップチップ構造の半導
体パッケージに関する。
【０００２】
【従来の技術】一般に、半導体パッケージ内の半導体チ
ップ（ＩＣチップ）は、外部端子とのインナーリードボ
ンディングを要する。このため、電極パッド部は、チッ
プ周縁付近に配列しており、ボンディングワイヤ、ＴＡ
Ｂ（Tape Automated Bonding）リード等を介在させやす
くしている。
ップ（ＩＣチップ）は、外部端子とのインナーリードボ
ンディングを要する。このため、電極パッド部は、チッ
プ周縁付近に配列しており、ボンディングワイヤ、ＴＡ
Ｂ（Tape Automated Bonding）リード等を介在させやす
くしている。
【０００３】ところで、フェイスダウン構造を用いるチ
ップサイズパッケージ（ＣＳＰ）も上記のようなＩＣチ
ップが用いられている。しかし、ＣＳＰは、ＩＣチップ
の主表面とインターポーザを対向させ、ＩＣチップの電
極パッド部がバンプ及びインターポーザのパターンを介
して所定の外部端子に導かれる構成である。従って、構
造的には、電極パッド部がチップ周縁付近に配列してい
ないと不利、ということは一概にいえない。
ップサイズパッケージ（ＣＳＰ）も上記のようなＩＣチ
ップが用いられている。しかし、ＣＳＰは、ＩＣチップ
の主表面とインターポーザを対向させ、ＩＣチップの電
極パッド部がバンプ及びインターポーザのパターンを介
して所定の外部端子に導かれる構成である。従って、構
造的には、電極パッド部がチップ周縁付近に配列してい
ないと不利、ということは一概にいえない。
【０００４】
【発明が解決しようとする課題】図５は、従来のＣＳＰ
の構成を示す要部の断面図である。ＩＣチップ５１の主
表面とインターポーザ５２とは対向し接近している。Ｉ
Ｃチップ５１の周縁付近にある電極パッド部５３にはバ
ンプ５４が形成されている。バンプ５４はインターポー
ザ５２上の導電パターンに接続され所定の外部端子５５
に導かれる。ＩＣチップ５１の主表面とインターポーザ
５２との対向領域にはアンダーフィルと呼ばれる絶縁性
の保護部材（例えば樹脂系）５６が充填されている。
の構成を示す要部の断面図である。ＩＣチップ５１の主
表面とインターポーザ５２とは対向し接近している。Ｉ
Ｃチップ５１の周縁付近にある電極パッド部５３にはバ
ンプ５４が形成されている。バンプ５４はインターポー
ザ５２上の導電パターンに接続され所定の外部端子５５
に導かれる。ＩＣチップ５１の主表面とインターポーザ
５２との対向領域にはアンダーフィルと呼ばれる絶縁性
の保護部材（例えば樹脂系）５６が充填されている。
【０００５】上記構成によれば、ＩＣチップ５１とイン
ターポーザ５２の間の接続信頼性は必ずしも高くない。
というのは、保護部材５６の周縁に近い位置においてパ
ッド部５３及びバンプ５４がインターポーザ５２との電
気的接続を有しているからである。
ターポーザ５２の間の接続信頼性は必ずしも高くない。
というのは、保護部材５６の周縁に近い位置においてパ
ッド部５３及びバンプ５４がインターポーザ５２との電
気的接続を有しているからである。
【０００６】ＩＣチップ５１とインターポーザ５２の間
の密着性が劣化すると、下界からの水分、汚染因子の侵
入、ボイド、剥離の発生等の影響を受けやすい。これに
より、上記電気的接続箇所における腐食、劣化、バンプ
（パッド）間ショート、その他の問題の発生が懸念され
る。
の密着性が劣化すると、下界からの水分、汚染因子の侵
入、ボイド、剥離の発生等の影響を受けやすい。これに
より、上記電気的接続箇所における腐食、劣化、バンプ
（パッド）間ショート、その他の問題の発生が懸念され
る。
【０００７】本発明は上記事情を考慮してなされたもの
で、ＩＣチップとインターポーザ間の密着性が劣化して
も汚染因子の影響を受け難い高信頼性のフリップチップ
構造の半導体パッケージを提供しようとするものであ
る。
で、ＩＣチップとインターポーザ間の密着性が劣化して
も汚染因子の影響を受け難い高信頼性のフリップチップ
構造の半導体パッケージを提供しようとするものであ
る。
【０００８】
【課題を解決するための手段】本発明の半導体パッケー
ジは、主表面に複数のパッド部が形成された半導体チッ
プと、前記パッド部にそれぞれ固定されるバンプと、前
記半導体チップの主表面と対向し、所定の前記バンプと
接続して外部端子を導出するインターポーザと、少なく
とも前記半導体チップの主表面と前記インターポーザの
間の対向領域を保護する保護部材とを具備し、前記半導
体チップのパッド部及びバンプは、チップ周縁付近以外
のチップ中央付近を含む領域に配され前記インタポーザ
との電気的接続を有するように構成されていることを特
徴とする。
ジは、主表面に複数のパッド部が形成された半導体チッ
プと、前記パッド部にそれぞれ固定されるバンプと、前
記半導体チップの主表面と対向し、所定の前記バンプと
接続して外部端子を導出するインターポーザと、少なく
とも前記半導体チップの主表面と前記インターポーザの
間の対向領域を保護する保護部材とを具備し、前記半導
体チップのパッド部及びバンプは、チップ周縁付近以外
のチップ中央付近を含む領域に配され前記インタポーザ
との電気的接続を有するように構成されていることを特
徴とする。
【０００９】上記本発明の半導体パッケージによれば、
チップ周縁付近にはパッド部及びバンプは形成されな
い。インタポーザとの電気的接続は、チップ中央付近を
含む領域で行われ、保護部材の周縁から遠くなる。
チップ周縁付近にはパッド部及びバンプは形成されな
い。インタポーザとの電気的接続は、チップ中央付近を
含む領域で行われ、保護部材の周縁から遠くなる。
【００１０】また、本発明の半導体パッケージは、主表
面に複数のパッド部が形成された半導体チップと、前記
パッド部にそれぞれ固定されるバンプと、前記半導体チ
ップの主表面と対向し、所定の前記バンプと接続して外
部端子を導出するインターポーザと、少なくとも前記半
導体チップの主表面と前記インターポーザの間の対向領
域を保護する保護部材とを具備し、前記半導体チップの
パッド部及びバンプに関し、チップ周縁付近に配される
ものはダミーパッド部及びダミーバンプであり、チップ
中央付近を含む領域に配されるものは前記インタポーザ
との電気的接続を有するように構成されていることを特
徴とする。
面に複数のパッド部が形成された半導体チップと、前記
パッド部にそれぞれ固定されるバンプと、前記半導体チ
ップの主表面と対向し、所定の前記バンプと接続して外
部端子を導出するインターポーザと、少なくとも前記半
導体チップの主表面と前記インターポーザの間の対向領
域を保護する保護部材とを具備し、前記半導体チップの
パッド部及びバンプに関し、チップ周縁付近に配される
ものはダミーパッド部及びダミーバンプであり、チップ
中央付近を含む領域に配されるものは前記インタポーザ
との電気的接続を有するように構成されていることを特
徴とする。
【００１１】本発明の半導体パッケージによれば、チッ
プ周縁付近には電気的接続を要するパッド部及びバンプ
は形成されない。インタポーザとの電気的接続は、チッ
プ中央付近を含む領域で行われ、保護部材の周縁から遠
くなる。ダミーパッド部及びダミーバンプは、上記電気
的接続の箇所を隔てて少なくとも両側に配され、半導体
チップがインターポーザに対して実質平行に保たれるよ
うになる。
プ周縁付近には電気的接続を要するパッド部及びバンプ
は形成されない。インタポーザとの電気的接続は、チッ
プ中央付近を含む領域で行われ、保護部材の周縁から遠
くなる。ダミーパッド部及びダミーバンプは、上記電気
的接続の箇所を隔てて少なくとも両側に配され、半導体
チップがインターポーザに対して実質平行に保たれるよ
うになる。
【００１２】
【発明の実施の形態】図１は、本発明の第１実施形態に
係るチップサイズパッケージ（ＣＳＰ）の構成を示す要
部の断面図であり、図２は、上記図１の構成に適用され
る半導体チップ（ＩＣチップ）のパッド配置例を示す平
面図である。
係るチップサイズパッケージ（ＣＳＰ）の構成を示す要
部の断面図であり、図２は、上記図１の構成に適用され
る半導体チップ（ＩＣチップ）のパッド配置例を示す平
面図である。
【００１３】図１において、ＩＣチップ１１の主表面と
インターポーザ１２とは対向し接近している。ＩＣチッ
プ１１の主表面には複数のパッド部１３が形成されてい
るが、周縁付近には設けられていない（図２参照）。
インターポーザ１２とは対向し接近している。ＩＣチッ
プ１１の主表面には複数のパッド部１３が形成されてい
るが、周縁付近には設けられていない（図２参照）。
【００１４】これらのパッド部１３にはそれぞれバンプ
１４が形成されている。バンプ１４はインターポーザ１
２上の導電パターンと電気的に接続され所定の外部端子
１５に導かれる。ＩＣチップ１１の主表面とインターポ
ーザ１２との対向領域にはアンダーフィルと呼ばれる絶
縁性の保護部材１６が充填されている。保護部材１６と
しては、ポッティング樹脂、または、異方性導電フィル
ム（ＡＣＦ）等が考えられる。
１４が形成されている。バンプ１４はインターポーザ１
２上の導電パターンと電気的に接続され所定の外部端子
１５に導かれる。ＩＣチップ１１の主表面とインターポ
ーザ１２との対向領域にはアンダーフィルと呼ばれる絶
縁性の保護部材１６が充填されている。保護部材１６と
しては、ポッティング樹脂、または、異方性導電フィル
ム（ＡＣＦ）等が考えられる。
【００１５】上記第１実施形態に係るチップサイズパッ
ケージ（ＣＳＰ）の構成によれば、インタポーザ１２と
の電気的接続は、ＩＣチップ１１中央付近を含む領域に
限られ、従来と比較して保護部材１６の周縁から遠い位
置に配される。
ケージ（ＣＳＰ）の構成によれば、インタポーザ１２と
の電気的接続は、ＩＣチップ１１中央付近を含む領域に
限られ、従来と比較して保護部材１６の周縁から遠い位
置に配される。
【００１６】すなわち、ＩＣチップ１１のパッド部１３
及びバンプ１４は、従来と比較して外界との距離が遠く
なる。よって、外界からの水分、その他の汚染成分が侵
入したとしてもパッド部１３及びバンプ１４に到達し難
くなる。この結果、ＩＣチップ１１とインターポーザ１
２の密着性が劣化したとしても、実質的に不良となり難
い、長寿命、高信頼性の半導体パッケージが実現でき
る。
及びバンプ１４は、従来と比較して外界との距離が遠く
なる。よって、外界からの水分、その他の汚染成分が侵
入したとしてもパッド部１３及びバンプ１４に到達し難
くなる。この結果、ＩＣチップ１１とインターポーザ１
２の密着性が劣化したとしても、実質的に不良となり難
い、長寿命、高信頼性の半導体パッケージが実現でき
る。
【００１７】図３は、本発明の第２実施形態に係るチッ
プサイズパッケージ（ＣＳＰ）の構成を示す要部の断面
図であり、図４は、上記図３の構成に適用される半導体
チップ（ＩＣチップ）のパッド配置例を示す平面図であ
る。
プサイズパッケージ（ＣＳＰ）の構成を示す要部の断面
図であり、図４は、上記図３の構成に適用される半導体
チップ（ＩＣチップ）のパッド配置例を示す平面図であ
る。
【００１８】図３において、ＩＣチップ３１の主表面と
インターポーザ３２とは対向し接近している。ＩＣチッ
プ３１の主表面には複数のパッド部３３が形成されてい
る。このパッド部３３に関し、チップ周縁付近に配され
るものは内部の回路とは関係を持たないダミーパッド部
３３Ｄであり、チップ中央付近を含む領域に配されるも
のはインタポーザ３２との電気的接続を有する通常のパ
ッド部３３Ｅである（図２参照）。
インターポーザ３２とは対向し接近している。ＩＣチッ
プ３１の主表面には複数のパッド部３３が形成されてい
る。このパッド部３３に関し、チップ周縁付近に配され
るものは内部の回路とは関係を持たないダミーパッド部
３３Ｄであり、チップ中央付近を含む領域に配されるも
のはインタポーザ３２との電気的接続を有する通常のパ
ッド部３３Ｅである（図２参照）。
【００１９】これらのパッド部３３にはそれぞれバンプ
３４が形成されている。すなわち、ダミーパッド部３３
Ｄに設けられるものはダミーバンプ３４Ｄであり、通常
のバンプ３４Ｅに設けられるものは通常のバンプ３４Ｅ
となる。
３４が形成されている。すなわち、ダミーパッド部３３
Ｄに設けられるものはダミーバンプ３４Ｄであり、通常
のバンプ３４Ｅに設けられるものは通常のバンプ３４Ｅ
となる。
【００２０】バンプ３４Ｅは、インターポーザ３２の所
定パターンと電気的に接続され外部端子３５に導かれ
る。ダミーバンプ３４Ｄはバンプ３４Ｅによる電気的接
続の箇所を隔てて少なくとも両側に配され、ＩＣチップ
３１がインターポーザ３２に対して実質平行に保たれる
ようになる。これにより、ＩＣチップ３１の傾き防止に
寄与する。
定パターンと電気的に接続され外部端子３５に導かれ
る。ダミーバンプ３４Ｄはバンプ３４Ｅによる電気的接
続の箇所を隔てて少なくとも両側に配され、ＩＣチップ
３１がインターポーザ３２に対して実質平行に保たれる
ようになる。これにより、ＩＣチップ３１の傾き防止に
寄与する。
【００２１】ＩＣチップ３１の主表面とインターポーザ
３２との対向領域にはアンダーフィルと呼ばれる絶縁性
の保護部材３６が充填されている。保護部材３６として
は、ポッティング樹脂、または、異方性導電フィルム
（ＡＣＦ）等が考えられる。
３２との対向領域にはアンダーフィルと呼ばれる絶縁性
の保護部材３６が充填されている。保護部材３６として
は、ポッティング樹脂、または、異方性導電フィルム
（ＡＣＦ）等が考えられる。
【００２２】上記第２実施形態に係るチップサイズパッ
ケージ（ＣＳＰ）の構成によれば、インタポーザ３２と
の電気的接続は、ＩＣチップ３１中央付近を含む領域に
限られ、従来と比較して保護部材３６の周縁から遠い位
置に配される。また、インタポーザ３２との電気的接続
を必要としないダミーパッド部３３Ｄ及びダミーバンプ
３４Ｄは、ＩＣチップ３１とインターポーザ３２の対向
が傾くのを防止する役割を果たす。これにより、ＩＣチ
ップ３１とインターポーザ３２の電気的接続時の密着に
信頼性をもたらす。
ケージ（ＣＳＰ）の構成によれば、インタポーザ３２と
の電気的接続は、ＩＣチップ３１中央付近を含む領域に
限られ、従来と比較して保護部材３６の周縁から遠い位
置に配される。また、インタポーザ３２との電気的接続
を必要としないダミーパッド部３３Ｄ及びダミーバンプ
３４Ｄは、ＩＣチップ３１とインターポーザ３２の対向
が傾くのを防止する役割を果たす。これにより、ＩＣチ
ップ３１とインターポーザ３２の電気的接続時の密着に
信頼性をもたらす。
【００２３】上記各実施形態によれば、ＣＳＰにおい
て、ボイド、気泡が集中しやすいアンダーフィル（ポッ
ティング樹脂、ＡＦなど）におけるチップ外周または周
縁付近には電気的接続部を設けない。また、電気的接続
部に関わるパッド配置が周辺配置から広い領域への配置
になることによってパッドピッチを広げることができ
る。これにより、パッケージ組立ての際の制約が少なく
なるメリットもある。この結果高品質の製品が製造しや
すくなる。
て、ボイド、気泡が集中しやすいアンダーフィル（ポッ
ティング樹脂、ＡＦなど）におけるチップ外周または周
縁付近には電気的接続部を設けない。また、電気的接続
部に関わるパッド配置が周辺配置から広い領域への配置
になることによってパッドピッチを広げることができ
る。これにより、パッケージ組立ての際の制約が少なく
なるメリットもある。この結果高品質の製品が製造しや
すくなる。
【００２４】
【発明の効果】以上説明したように本発明によれば、チ
ップ周縁付近には電気的接続を要するパッド部及びバン
プは形成されない。インタポーザとの電気的接続は、チ
ップ中央付近を含む領域で行われ、保護部材の周縁から
遠くなる。また、上記電気的接続を確実にするためチッ
プがインターポーザに対して傾かないようにダミーパッ
ド部及びダミーバンプを設けることも可能である。この
結果、ＩＣチップとインターポーザ間の密着性が劣化し
ても汚染因子の影響を受け難い高信頼性のフリップチッ
プ構造の半導体パッケージを提供することができる。
ップ周縁付近には電気的接続を要するパッド部及びバン
プは形成されない。インタポーザとの電気的接続は、チ
ップ中央付近を含む領域で行われ、保護部材の周縁から
遠くなる。また、上記電気的接続を確実にするためチッ
プがインターポーザに対して傾かないようにダミーパッ
ド部及びダミーバンプを設けることも可能である。この
結果、ＩＣチップとインターポーザ間の密着性が劣化し
ても汚染因子の影響を受け難い高信頼性のフリップチッ
プ構造の半導体パッケージを提供することができる。
【図１】本発明の第１実施形態に係るチップサイズパッ
ケージ（ＣＳＰ）の構成を示す要部の断面図である。
ケージ（ＣＳＰ）の構成を示す要部の断面図である。
【図２】図１の構成に適用される半導体チップ（ＩＣチ
ップ）のパッド配置例を示す平面図である。
ップ）のパッド配置例を示す平面図である。
【図３】本発明の第２実施形態に係るチップサイズパッ
ケージ（ＣＳＰ）の構成を示す要部の断面図である。
ケージ（ＣＳＰ）の構成を示す要部の断面図である。
【図４】図３の構成に適用される半導体チップ（ＩＣチ
ップ）のパッド配置例を示す平面図である。
ップ）のパッド配置例を示す平面図である。
【図５】従来のＣＳＰの構成を示す要部の断面図であ
る。
る。
１１，３１，５１…半導体チップ（ＩＣチップ） １２，３２，５２…インターポーザ １３，３３，３３Ｅ，５３…パッド部 ３３Ｄ…ダミーパッド部 １４，３４，３４Ｅ，５４…バンプ ３４Ｄ…ダミーバンプ １５，３５，５５…外部端子 １６，３６，５６…保護部材
Claims (2)
- 【請求項１】 主表面に複数のパッド部が形成された半
導体チップと、 前記パッド部にそれぞれ固定されるバンプと、 前記半導体チップの主表面と対向し、所定の前記バンプ
と接続して外部端子を導出するインターポーザと、 少なくとも前記半導体チップの主表面と前記インターポ
ーザの間の対向領域を保護する保護部材と、を具備し、 前記半導体チップのパッド部及びバンプは、チップ周縁
付近以外のチップ中央付近を含む領域に配され前記イン
タポーザとの電気的接続を有するように構成されている
ことを特徴とする半導体パッケージ。 - 【請求項２】 主表面に複数のパッド部が形成された半
導体チップと、 前記パッド部にそれぞれ固定されるバンプと、 前記半導体チップの主表面と対向し、所定の前記バンプ
と接続して外部端子を導出するインターポーザと、 少なくとも前記半導体チップの主表面と前記インターポ
ーザの間の対向領域を保護する保護部材と、を具備し、 前記半導体チップのパッド部及びバンプに関し、チップ
周縁付近に配されるものはダミーパッド部及びダミーバ
ンプであり、チップ中央付近を含む領域に配されるもの
は前記インタポーザとの電気的接続を有するように構成
されていることを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179895A JP2001358172A (ja) | 2000-06-15 | 2000-06-15 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179895A JP2001358172A (ja) | 2000-06-15 | 2000-06-15 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358172A true JP2001358172A (ja) | 2001-12-26 |
Family
ID=18681082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000179895A Withdrawn JP2001358172A (ja) | 2000-06-15 | 2000-06-15 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001358172A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060592A (ja) * | 2007-10-05 | 2008-03-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2011082550A (ja) * | 2010-12-03 | 2011-04-21 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2013157410A (ja) * | 2012-01-28 | 2013-08-15 | New Japan Radio Co Ltd | 半導体素子の製造方法及び半導体素子 |
| US8680685B2 (en) | 2009-10-26 | 2014-03-25 | Samsung Electronics Co., Ltd. | Semiconductor package and method for fabricating the same |
-
2000
- 2000-06-15 JP JP2000179895A patent/JP2001358172A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060592A (ja) * | 2007-10-05 | 2008-03-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP4659805B2 (ja) * | 2007-10-05 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US8680685B2 (en) | 2009-10-26 | 2014-03-25 | Samsung Electronics Co., Ltd. | Semiconductor package and method for fabricating the same |
| JP2011082550A (ja) * | 2010-12-03 | 2011-04-21 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2013157410A (ja) * | 2012-01-28 | 2013-08-15 | New Japan Radio Co Ltd | 半導体素子の製造方法及び半導体素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6734557B2 (en) | Semiconductor device | |
| JP2007165420A (ja) | 半導体装置 | |
| US6329708B1 (en) | Micro ball grid array semiconductor device and semiconductor module | |
| JP2002083921A (ja) | 半導体装置 | |
| JP2005051240A (ja) | 改善された半田ボールランドの構造を有する半導体パッケージ | |
| JP2001094045A (ja) | 半導体装置 | |
| JP2000077563A (ja) | 半導体装置およびその製造方法 | |
| US7928583B2 (en) | Semiconductor device | |
| JP2000269371A (ja) | 半導体装置および半導体実装構造体 | |
| US8592968B2 (en) | Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method | |
| JP2010016330A (ja) | 回路配線を有する回路基板およびその製造方法、ならびに回路配線を有する半導体パッケージ | |
| US7180185B2 (en) | Semiconductor device with connections for bump electrodes | |
| JP2001358172A (ja) | 半導体パッケージ | |
| KR100433863B1 (ko) | 반도체장치및그제조방법 | |
| JP2001035886A (ja) | 半導体装置及びその製造方法 | |
| JP2756791B2 (ja) | 樹脂封止型半導体装置 | |
| JP2004363319A (ja) | 実装基板及び半導体装置 | |
| JP2001118951A (ja) | 半導体装置 | |
| US6215169B1 (en) | Semiconductor device with adhesive tape not overlapping an opening in the uppermost surface of the semiconductor element surface | |
| JP2007042702A (ja) | 半導体装置 | |
| US6856028B1 (en) | Semiconductor device having an improved mounting structure | |
| JP2551243B2 (ja) | 半導体装置 | |
| KR20000044989A (ko) | 멀티 칩 볼 그리드 어레이 패키지 | |
| KR19980044255A (ko) | 플립 칩(Flip Chip)용 기판(Substrate)의 리드 핑거(Lead Finger)구조 | |
| JPH07297313A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |