KR100433863B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100433863B1
KR100433863B1 KR10-1998-0036521A KR19980036521A KR100433863B1 KR 100433863 B1 KR100433863 B1 KR 100433863B1 KR 19980036521 A KR19980036521 A KR 19980036521A KR 100433863 B1 KR100433863 B1 KR 100433863B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
electrode pad
semiconductor device
formation region
electrode pads
Prior art date
Application number
KR10-1998-0036521A
Other languages
English (en)
Other versions
KR20000004851A (ko
Inventor
신지 오우찌
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
Publication of KR20000004851A publication Critical patent/KR20000004851A/ko
Application granted granted Critical
Publication of KR100433863B1 publication Critical patent/KR100433863B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 제2전극패드가 전극패드영역에 형성된 제1전극패드와 전기적으로 접속되도록 반도체칩(1)의 표면의 회로형성영역에 형성되어 있고, 반도체칩(1)의 표면이 밀봉용 수지층으로 덮여 있고, 제2범프가 밀봉용 수지층의 표면 위에 형성되어 제 2전극패드와 전기적으로 접속되어 있다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method of fabrication the same}
본 발명은 반도체장치에 관한 것으로, 특히 적어도 전자회로가 형성된 반도체칩의 표면을 수지로 밀봉하는 구조의 반도체장치에 관한 것이다.
반도체장치는 여러가지 분야에서 활용되고 있다. 특히, 최근에 있어서의 IC카드, 휴대전화, 휴대게임, 휴대가능한 퍼스널컴퓨터와 같은 휴대기기에 적용되는 반도체장치에 대하여, 박형화, 소형화, 경량화가 요구되고 있고, 그러한 박형화 및 소형화의 중요성은 휴대기기의 보급에 따라 최근에 더 중요하게 되었다. 이러한 요구를 충족시키기 위해서, 다양한 반도체장치가 제안되고 있다. 예컨대, 하기 문헌에 개시된 것이 있다.
문헌 1: 특개평 3-104141호 공보
문헌 2: 특개평 8-064725호 공보
문헌 1에 제안된 반도체장치에 있어서, IC칩의 패드에 접속된 돌출부는 일반적으로 IC칩 전체를 밀봉하는 플라스틱 몰딩에서 돌출한다. 문헌 2에 제안된 반도체장치에 있어서, 반도체칩의 주위부에 배치된 패드 상에 범프 또는 Au 볼을 형성하여, 이 범프 또는 Au 볼을 플라스틱 몰딩의 표면에서 노출시킨다.
이들 문헌으로부터 알 수 있듯이, 반도체장치의 반도체칩에는, 그 표면에 전자회로가 형성되어 있다. 이 반도체칩의 전자회로와, 반도체칩이 실장되는 배선기판과 같은 외부장치 사이의 신호의 교환은 범프와, 반도체칩의 표면 위에 형성된 전극패드를 통해 행해진다. 요컨대, 전극패드는 반도체칩의 표면 위에 형성된 전자회로와, 외부장치가 신호를 인가하는 범프에 각각 전기적으로 접속되어 있다.
반도체장치의 반도체칩의 표면에는 전자회로가 형성된 회로형성영역과, 이 전자회로에 전기적으로 접속되고, 또 이들 전자회로와 외부장치 사이에서 신호의 교환을 행하는 범프에 전기적으로 접속되는 전극패드가 형성된 전극패드영역으로 나눠진다. 회로형성영역은 반도체칩의 표면의 중앙부분에 있고, 전극패드영역은 반도체칩의 측면을 따라 연장되는 표면의 주변, 즉 회로형성영역을 둘러싸는 부분에 있다. 이와 같이, 회로형성영역과 전극패드영역은 전극패드를 범프에 접속하는 작업을 용이하게 하고, 웨이퍼를 반도체칩으로 분할하기 위해 웨이퍼를 스크라이브할 때에, 전자회로에 악영향을 주지 않도록 배치되어 있다.
일반적으로, 반도체장치의 범프는 표준화된 위치에 형성되어 있다. 따라서, 반도체장치의 소형화를 충족시키기 위해 반도체칩이 소형화되면, 범프를 원하는 위치에 설치하는 것이 어렵게 된다. 예컨대, 상기 문헌 1 또는 문헌 2에 개시된 반도체장치를 이용할 때에, 이 반도체장치는 반도체장치의 범프위치에 대응하는 전극패드와, 표준 배치로 형성되어 전극패드에 전기적으로 접속된 범프가 설치된 배선기판 위에 탑재될 수도 있다.
표준 배치로 전극패드와 범프가 설치된 배선기판 위에 반도체장치를 탑재하는 방법은 별도의 배선기판을 필요로 하기 때문에, 비용이 높아진다. 또한, 완성된 반도체장치와 별도의 배선기판을 접속하여, 새로운 하나의 반도체장치를 제조하기 때문에, 반도체장치의 제조공정이 복잡하게 되고, 반도체장치와 별도의 배선기판과의 접속불량 및 별도의 배선기판으로부터의 반도체장치의 분리로 인해 부가적인 문제가 생기기 쉽다.
따라서, 본 발명의 주목적은 종래의 이들 문제를 해결하여, 비용을 증가시키는 일없이, 소형화 및 경량화의 요구를 만족하는 반도체장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 소형화 및 경량화의 요구를 만족하고, 충분한 강도를 갖는 반도체장치를 제공하는 것이다.
또한, 본 발명의 제3의 목적은 반도체장치에 포함된 반도체칩 위에 형성된 전자회로의 레이아웃의 자유도를 감소시키는 일없이, 소형화 및 경량화의 요구를 만족하는 반도체장치를 제공하는 것이다.
또한, 본 발명의 제 4의 목적은 단순한 반도체장치의 제조공정으로 제조될 수 있는 반도체장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1관점에 따른 반도체장치는 전자회로가설치된 회로형성영역과, 이 회로형성영역의 주변에서, 이 회로형성영역에 형성된 전자회로와 전기적으로 접속되는 복수의 제1전극패드가 형성된 전극패드영역을 포함하는 표면을 갖는 반도체칩과; 반도체칩의 표면의 회로형성영역 내에 형성되고, 각각이 대응하는 제1전극패드와 전기적으로 접속되는 복수의 제2전극패드와; 반도체칩의 표면 위에 형성되어 반도체칩의 표면을 밀봉하는 수지층과; 수지층으로부터 돌출하여, 대응하는 제2전극패드와 전기적으로 접속되는 도전재료의 복수의 범프를 구비한다.
본 발명에 의하면, 범프는 금속재료로 덮여 있어도 된다.
또, 본 발명에 의하면, 반도체칩의 이면은 절연성 테이프와 같은 절연재료로 덮여 있어도 된다.
또, 본 발명의 의하면, 제1전극패드와 제2전극패드는 반도체칩의 표면 위에 형성된 배선층 또는 와이어에 의해 전기적으로 접속될 수도 있다.
또, 본 발명에 의하면, 반도체칩의 표면 내의 회로형성영역은 절연재료의 보호층으로 덮여 있어도 되고, 제2전극패드는 보호층 위에 형성되어도 된다.
본 발명의 제2관점에 의하면, 전자회로가 형성된 회로형성영역과, 이 회로형성영역의 주변에서, 이 회로형성영역 내에 형성된 전자회로와 전기적으로 접속되는 복수의 제1전극패드가 설치된 전극패드영역을 포함하는 표면을 갖는 반도체칩을 구비하는 반도체장치의 제조방법은 반도체칩의 표면 내의 전극패드영역에 복수의 제1전극패드를 형성하는 공정과, 반도체칩의 표면 내의 회로형성영역에 복수의 제2전극패드를 형성하는 공정과, 반도체칩의 표면 위에 제1전극패드와 제2전극패드를 전기적으로 접속하는 배선층을 형성하는 공정과, 제2전극패드 위에 제1범프를 형성하는 공정과, 반도체칩이 제1범프를 통해 외부장치로 신호를 전송할 수 있고, 외부장치로부터 신호를 수신할 수 있도록 반도체칩의 표면 위에 밀봉용 수지층을 형성하는 공정으로 이루어져 있다.
또한, 본 발명에 의하면, 제2범프는 반도체칩의 표면 위에 밀봉용 수지층을 형성하는 공정의 전 또는 후에 제1범프위에 형성될 수도 있다.
또, 본 발명의 제3관점에 의하면, 전자회로가 설치된 회로형성영역과, 이 회로형성영역의 주변에서, 이 회로형성 영역내에 형성된 전자회로와 전기적으로 접속되는 복수의 제1전극패드가 설치된 전극패드영역을 포함하는 표면을 갖는 반도체칩을 구비하는 반도체장치의 제조방법은 전극패드영역 내에 복수의 제1전극패드를 형성하는 공정과, 회로형성 영역내에 복수의 제2전극패드를 형성하는 공정과, 제2전극패드 위에 제1범프를 형성하는 공정과, 와이어를 통해서 제 1전극패드와 제1범프를 전기적으로 접속하는 공정과, 제1범프와 제2범프 사이에 와이어의 각각이 유지되도록 제 1범프 위에 제2범프를 형성하는 공정과, 제2범프의 적어도 일부가 노출하도록 반도체칩의 표면 위에 밀봉용 수지층을 형성하는 공정으로 이루어져 있다.
또, 본 발명에 의하면, 반도체칩의 표면의 회로형성영역은 제2전극패드를 형성하는 공정 전에 절연재료의 보호층으로 덮여 있어도 되고, 제2전극패드는 보호층 위에 형성되어도 된다.
또, 본 발명에 의하면, 제2범프는 반도체칩의 표면 위에 밀봉용 수지층을 형성하는 공정 후에, 금속재료로 덮여 있어도 된다.
또, 본 발명에 의하면, 반도체칩의 이면은 절연성 테이프로 덮여 있어도 된다.
도 1은 본 발명에 따른 제1실시예에 있어서의 반도체장치의 전형 단면도,
도 2는 도 1의 반도체장치의 평면도,
도 3은 본 발명에 따른 제2실시예에 있어서의 반도체장치의 전형 단면도,
도 4는 본 발명에 따른 제3실시예에 있어서의 반도체장치의 전형 단면도,
도 5는 도 4의 반도체장치를 외부장치에 실장한 상태를 나타낸 전형 단면도,
도 6a 내지 도 6g는 제3실시예에 있어서의 반도체장치의 제조방법의 서로 다른 공정을 나타낸 전형 단면도,
도 7a 내지 도 7g는 제3실시예에 있어서의 반도체장치의 다른 제조방법의 서로 다른 공정을 나타낸 전형 단면도,
도 8은 본 발명에 따른 제4실시예에 있어서의 반도체장치의 전형 단면도,
도 9는 본 발명에 따른 제5실시예에 있어서의 반도체장치의 전형 단면도,
도 10은 도 9의 반도체장치를 외부장치에 실장한 상태를 나타낸 전형 단면도,
도 11a 내지 도 11g는 제5실시예에 있어서의 반도체장치의 제조방법의 서로 다른 공정을 나타낸 전형 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 30, 40, 50: 반도체장치 1: 반도체칩
2: 밀봉용 수지층 3: 제1전극패드
4: 제2전극패드 5: 배선라인
6, 7: 범프 21: 땜납볼
31: 절연재료 41: 와이어
51: 보호층 101: 프린트기판
102: 프린트전극 103: 융제
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예에 대해서 설명한다.
본 발명에 따른 제1실시예에 있어서의 반도체장치(10)를 나타내는 도 1 및 도 2를 참조하면, 회로형성영역(1a), 즉 반도체칩(1)의 표면의 점선으로 둘러싸인 중앙영역에는 전자회로가 형성되어 있다. 제1전극패드(3), 즉 주전극패드는 전극패드영역(1b), 즉 반도체칩(1)의 표면의 회로형성영역(1a)을 둘러싸는 주변영역에 형성되고, 반도체칩(1)의 표면의 회로 형성영역(1a)에 형성된 전자회로에 전기적으로 접속되어 있다. 제2전극패드(4), 즉 보조전극패드는 전자회로가 형성된 회로형성영역(1a)에 형성되어 있다. 제1전극패드(3)와 제2전극패드(4)는 반도체칩(1)의 표면 위에 형성된 배선층의 배선라인(5)에 의해 전기적으로 접속된다.
도 2를 참조하면, 복수의 제1전극패드(3)는 전극패드영역(1b) 내에 배치되고, 제2전극패드(4)는 회로형성영역(1a) 내에 제1전극패드(3)와 반대로 배치되어 있다. 제1전극패드(3)와 이것에 대응하는 제2전극패드(4)는 배선라인(5)에 의해 전기적으로 접속되어 있다. 또, 도 1은 도 2 중의 A-A'의 단면도이다. 이 실시예에 있어서, 제1전극패드(3)는 반도체칩(1)의 2개의 측면을 따라 배치되어 있지만, 제1전극패드(3)는 다른 방법으로도 배치되어 있다. 예컨대, 제1전극패드(3)는 반도체칩(1)의 4개의 측면을 따라 배치되어도 되고, 반도체칩(1)의 4개의 측면 중 한 개의 측면을 따라 배치되어도 된다. 또한, 제1전극패드(3)가 도 2에 도시한 바와같이 배치될 수 있으면, 일부 전자소자 및 배선라인은 전극패드영역(1b)에 형성되어도 된다.
또, 도 1에는 제1범프(6)와, 제2범프(7)와, 반도체칩(1)의 표면을 덮은 밀봉용 수지층(2)이 도시되어 있고, 여기서 밀봉용 수지층(1)은 반도체칩(1)의 표면 위에 형성된 전자회로 등을 충격 및 수분과 같은 해로운 외부작용으로부터 보호하기 위한 것이다. 밀봉용 수지층(2)의 표면에는 제2범프의 적어도 일부가 노출하도록 밀봉용 수지층(2)이 형성되어 있다. 반도체장치(10)의 반도체칩(1)의 표면 위에 형성된 전자회로는 제2범프(7), 제2전극패드(4), 배선라인(5), 및 제1전극패드(3)를 통해, 외부장치로 신호를 송신하고, 외부장치로부터 신호를 수신한다.
여기서, 제2범프(7)는 생략되어도 되고, 제1범프(6)는 제2범프(6)에 부분적으로 노출되어도 된다. 그러나, 밀봉용수지층(2)이 반도체칩(1)의 표면을 충분히 보호할 수 있는 두께로 형성되면 밀봉용 수지층(2)의 표면 위에 노출된 제1범프의 일부의 영역은 작게 된다. 따라서, 제2범프(7)는 제1범프(6)에 전기적으로 접속된다. 제2범프(7)가 제1범프(6)와 전기적으로 접속되면, 전극의 면적을 충분히 넓게 확보할 수 있다. 제2범프(7)는 반도체장치(10)를 외부장치에 탑재할 때에, 반도체장치(10)와 외부장치와의 전기적인 접속을 용이하게 한다.
또한, 제2전극패드(4)는 회로형성영역(1a) 내에 형성되기 때문에, 전자회로는 제2전극패드(4)에 잘못 접속될 가능성이 있다. 반도체칩(1) 표면의 적어도 회로형성영역에 얇은 절연막을 형성하고, 이 절연막 위에 제2전극패드(4)를 형성하여 제2전극패드(4)와 전자회로와의 잘못된 전기적 접속을 방지할 수 있다. 이 얇은 절연막이반도체칩(1)의 표면 전체를 덮도록 형성되면, 제1전극패드(3) 및 배선라인(5)은 얇은 절연막 위에 형성되어도 되고, 또는 얇은 절연막은 제 1전극패드(3) 및 제2전극패드(4) 위에 형성되어도 되며, 콘택홀은 얇은 절연막 내에 형성되어도 되고, 제1전극패드(3) 및 제2전극패드(4)는 얇은 절연막 위에 형성된 배선라인(5)에 의해 콘택홀을 통해서 전기적으로 접속되어도 된다.
이와 같이 형성된 제1실시예에 있어서의 반도체장치(10)에 있어서, 제2전극패드(4)는 반도체칩(1)의 표면 위의 임의의 위치에 형성되어도 된다. 따라서, 반도체장치(10)의 소형화에 따라, 반도체칩(1)의 사이즈가 작아지더라도, 범프의 표준 위치에 대응하도록 제2전극패드(4)의 각 위치가 용이하게 결정될 수 있다. 또한, 반도체장치(10)의 두께가 반도체칩(1)의 두께와 밀봉용 수지층(2)의 두께를 더한 합과 거의 같고, 밀봉용 수지층(2)은 반도체칩(1)의 주표면에만 형성되기 때문에, 반도체장치(10)는 두께가 얇은 경량 구조로 형성될 수 있다. 또, 반도체장치(10)은 주구성요소로서, 반도체칩(1), 범프(6, 7), 및 밀봉용 수지층(2)만 구비하고, 그 외의 기판 등을 필요로 하지 않기 때문에, 반도체장치(10)는 염가로 제조될 수 있다.
다음에, 본 발명에 따른 제2실시예에 있어서의 반도체장치에 관해서는 도 1과 비슷한 도 3를 참조하면서 설명한다. 여기서, 제1실시예에서의 반도체장치(10)의 부분과 같거나 대응하는 부분에는 같은 참조부호가 부착되어 있다.
도 3을 참조하면, 반도체장치(20)에는 땜납볼(21), 예컨대 금속볼로 덮여 있는 제2범프(7)가 설치되어 있다. 제2실시예의 반도체장치(20)는 그 외의 구성에 있어서제1실시예의 반도체장치(10)와 동일하다. 땜납볼(21)은 배선기판 위에 형성된 단자 등의 외부장치의 단자에 접속될 반도체장치(20)의 제2범프의 효율적인 면적을 실질적으로 증가시켜서, 외부장치의 단자와 제2범프(7)의 접속부분의 본딩강도를 증가시킨다. 특히, 반도체장치(20)가 열팽창계수에 있어서 배선기판 등의 외부장치와 크게 다른 경우에, 땜납볼(21)은 반도체장치(20)와 외부장치와의 열팽창 계수차에 의해 외부장치의 단자와 제2범프(7)의 접속부분에서 유래된 응력을 감소시킨다. 제2범프(7)를 덮을 수 있는 것이면, 땜납볼(21) 대신에 금속볼이 사용되어도 된다.
다음에, 본 발명에 따른 제3실시예에 있어서의 반도체장치(30)에 관해서는 도 1과 비슷한 도 4를 참조하면서 설명한다. 여기서, 제2실시예의 반도체장치(30)의 부분과 같거나 대응하는 부분에는 같은 참조문자가 부착되어 있다.
도 4를 참조하면, 반도체장치(30)는 반도체칩(1)의 이면이 절연재료(31)로 덮여 있는 반도체칩(1)을 갖는다. 이 실시예에 있어서, 절연막(31)은 수지 테이프형이다. 제3실시예에서의 반도체장치(30)는 그 밖의 구성에 있어서, 제2실시예에서의 반도체장치(20)와 동일하다.
반도체칩(1)의 이면을 덮는 절연막(31)은 반도체장치(30)의 제조공정시에, 또 반도체장치(30)를 외부장치에 실장한 후에, 반도체칩(1)에 가해진 힘과 열 등의 외적요인에 의한 결함 및 왜곡으로부터 반도체칩(1)을 보호한다. 또한, 반도체칩(1)의 이면에 전자회로 및 배선라인이 형성되면, 절연막(31)은 반도체장치(30)에 가해진 충격 및 수분 등의 해로운 외부요인으로부터 전자회로 및 배선라인을 보호한다. 또한, 절연막(31)이 절연성 테이프이면, 절연막(31)은 반도체칩(1)의 이면에 용이하게 설치될 수 있다. 또, 도 4에 나타낸 반도체장치(30)에는, 땜납볼(21), 즉 금속볼로 덮여 있는 제2범프(7)가 설치되지만, 제3실시예에 있어서는 땜납볼(21)이 반드시 필요한 것은 아니다. 도 4에 나타낸 반도체장치(40)로부터 땜납볼(21)이 생략되면, 제1실시예의 효과와 제3실시예의 절연막(31)에 의한 효과를 얻을 수 있다.
또, 절연막(31)은 반도체장치(30)의 두께를 증가시키지만, 제3실시예에서의 반도체장치(30)의 두께와, 제1실시예에서의 반도체장치(10) 또는 제2실시예에서의 반도체장치(20)의 두께와의 차는 중요하지 않다.
도 5는 제3실시예에서의 반도체장치(30)를 프린트기판(101), 즉 외부장치에 실장한 상태를 나타낸다. 도 5에 나타낸 바와 같이, 반도체장치(30)는 땜납볼(21)이 설치된 반도체장치의 표면과 프린트전극(102)이 설치된 프린트기판(101)의 표면이 대항하도록 프린트기판(101)과 반대로 배치되고, 땜납볼(21)은 프린트기판(101)의 프린트전극(102)과 전기적으로 접속되어, 프린트기판(101)과 반도체장치(30)를 고정하고, 반도체장치(30)의 반도체칩(1)의 전자회로와 프린트기판(101) 위에 실장된 그 외의 외부장치를 접속한다. 반도체장치(30)의 반도체칩(1)의 전자회로는 땜납볼(21) 및 프린트전극(102)를 통해서 외부장치로부터 신호를 송수신한다. 땜납볼이 없는 제1실시예에 있어서의 반도체장치(10)를 프린트기판(101)에 탑재하는 경우에, 제2범프(7)는 프린트전극(102)에 접속된다. 절연막(31)에 대응하는 어떠한 막도 없는 제2실시예에 있어서의 반도체장치(20)는 제3실시예에서의 반도체장치(30)와 비슷하게, 도5에 나타낸 바와 같이, 프린트기판(101) 위에 탑재될 수 있다.
다음에, 제3실시예에 있어서의 반도체장치(30)의 제조방법에 관해서 도 6a 내지 도 6g를 참조하면서 설명한다.
우선, 복수의 반도체칩(1)이 웨이퍼 위에 형성되어 있다. 이 반도체칩(1)의 표면 위에는 제1전극패드(3), 제2전극패드(4), 배선라인(5)이 형성되고, 웨이퍼의 이면에는 절연막(31)이 부착되어 있다. 절연막(31)은 나중에 웨이퍼의 이면에 부착되지만, 절연막(31)이 초기 공정에서의 웨이퍼의 이면에 부착되어 반도체칩이 다음의 공정에서 왜곡, 손상되는 것을 방지하고, 절연막(31)을 복수의 반도체칩(1)에 용이하게 부착한다. 웨이퍼를 다이싱(dicing)하여, 이 웨이퍼를 복수의 반도체칩(1)으로 절단한다. 도 6a는 웨이퍼를 다이싱함으로써 얻은 반도체칩(1) 중 하나를 나타낸 것이다.
다음에, 도 6b에 나타낸 바와 같이, 제1범프(6)는 통상의 와이어 본딩의 범프의 형성방식에 의해 제2전극패드(4)에 전기적으로 접속되도록 형성된다.
다음에, 도 6c에 나타낸 바와 같이, 밀봉용 수지층(2)을 형성하는 소량의 유동성 수지가 반도체(1) 표면의 대략 중앙영역에 도포되고, 반도체칩(1)은 도포된 유동성 수지가 밀봉용 수지층(2)에 확산되는 것을 허용하도록 한동안은 움직이지 않는 상태로 유지되고, 또는 반도체칩(1)을 회전시켜서, 원심력에 의해 강제적으로 도포된 유동성 수지를 반도체칩(1)의 표면에 확산하여 밀봉용 수지층(2)을 형성한다. 반도체칩(1)를 회전시키면, 한동안 움직이지 않는 상태로 있는 것보다 더 빠르고, 균일하게 도포된 유동성 수지를 반도체칩(1)의 표면에 확산할 수 있다. 반도체칩(1)의 표면 위에 확산된 수지를 소정의 온도로 경화시켜서 도 6d에 나타낸 바와 같이 밀봉용 수지층(2)을 형성한다. 도 6d에 나타낸 상태에서, 밀봉용 수지층(2)의 표면에는 제1범프(6)의 일부가 노출되도록 도 6c에 나타낸 바와 같이 반도체칩(1)의 표면에 도포된 유동성 수지의 양이 결정되어야 한다.
다음에, 도 6e에 나타낸 바와 같이, 제1범프(6)를 형성하는 방법과 비슷한 방법으로 제2범프(7)가 제1범프(6)의 노출부분에 전기적으로 접속되도록 형성된다.
다음에, 도 6f에 나타낸 바와 같이, 융제(103)를 붙인 땜납볼(21)을 제2범프(7)와 인접하게 형성한다. 이 땜납볼(21)은 융제(103)의 표면장력에 의해 제2범프(7)와 인접하게 배치될 수 있다. 다음에, 반도체칩(1)을 200℃정도의 온도로 리플로우 납땜공정을 수행하여, 도 6g에 나타낸 바와 같이 반도체장치(30)를 완성한다. 따라서, 제2범프(7)는 도 6g에 나타낸 바와 같이 땜납볼(21)로 덮여 있다.
땜납볼(21)에 대응하는 어떠한 볼도 설치되어 있지 않은 제1실시예에서의 반도체장치(10)를 제조할 때는, 도 6f 및 도 6g에 나타낸 처리는 생략된다. 절연막(31)에 대응하는 어떠한 막도 설치되어 있지 않은 제2실시예에서의 반도체장치(20)를 제조할 때에는, 절연막(31)이 도 6a에 나타낸 처리에서의 반도체칩(1)에 부착되지 않는다.
또, 제3실시예에 있어서의 반도체장치(30)는 도 6a 내지 도 6g에 나타낸 방법 이외의 방법으로 제조될 수도 있다. 도 7a 내지 도 7g는 제3실시예에서의 반도체장치(30)의 또 다른 가능한 제조방법을 나타낸다.
도 6a 및 도 6b에 나타낸 처리와 동일한 도 7a 및 도 7b에 나타낸 처리는 각각 반도체칩(1)의 이면에 절연막(31)을 부착하고 제2전극패드(4)에 전기적으로 접속된제1범프(6)를 형성하기 위해 수행된다. 도 7c에 나타낸 바와 같이, 제2범프(7)는 각각 제1범프(6)와 전기적으로 접속되도록 제1범프(6) 위에 형성된다. 도 7d에 있어서, 밀봉용 수지층(2)을 형성하는 적량의 유동성 수지를 반도체칩(1)의 표면의 거의 중앙영역에 도포하고, 도포한 유동성 수지를 반도체칩(1)의 표면 위에 확산하여 밀봉용 수지층(2)을 형성한다. 반도체칩(1)의 표면 위에 확산된 수지를 소정의 온도로 경화시켜서 도 7e에 나타낸 바와 같이 밀봉용 수지층(2)을 형성한다. 도 6c에 나타낸 바와 같이 반도체칩(1)의 표면 위에 도포된 유동성 수지의 양은 제1범프(6)가 도 6d에 나타낸 상태로 밀봉용 수지층(2)의 표면 위에 부분적으로 노출되도록 결정되어야 한다. 도 7f 및 도 7g에 나타낸 처리는 각각 도 6f 및 도 6g에 나타낸 처리와 동일하다.
도 7a 및 도 7g에 나타낸 제3실시예의 반도체장치의 제조방법은 수지의 도포전에, 또 밀봉용 수지층(2)의 형성 전에, 제1범프(6)와 전기적으로 접속된 제2범프(7)를 형성한다. 따라서, 과잉의 수지의 양이 밀봉용 수지층(2)을 형성하는데 사용되더라도, 밀봉용 수지층(2)의 표면에는, 제1범프(6)와 전기적으로 접속된 제2범프(7)의 일부가 확실히 노출된다. 도 7a 내지 도 7f에 나타낸 방법은 도 6a 내지 도 6f에 나타낸 방법과 비교하여, 밀봉용 수지층(2)을 형성하기 위해 반도체칩(1)의 표면에 인가될 수지의 양을 조절하는 작업을 덜 필요로 한다.
또, 도 7a 내지 도 7f에 나타낸 방법이 땜납볼(21)에 대응하는 구성소자가 없는 제1실시예의 반도체장치(10)를 제조하는데 적용되는 경우에, 도 7f 및 도 7g에 나타낸 처리가 생략된다. 절연막(31)에 대응하는 어떤 막도 없는 제2실시예의 반도체장치(20)를 제조하는 경우에는, 절연막(31)이 도 7a에 나타낸 처리에서는 반도체칩에 부착되지 않는다.
다음에, 본 발명에 따른 제4실시예에서의 반도체장치에 관해서, 도 8을 참조하면서 설명한다. 여기서, 도 4에 나타낸 제3실시예에서의 반도체장치(30)의 부분과 같거나 대응하는 부분에는 동일한 참조부호가 부착되어 있다.
도 8을 참조하면, 반도체장치(40)는 제1전극패드(3)와 제2전극패드(4)를 전기적으로 접속하는 배선라인(5) 대신에 와이어(41)를 사용한다. 반도체장치(40)는 그 외의 구성에 있어서는 도 4에 나타낸 반도체장치(30)와 동일하다. 또, 도 8에 나타낸 반도체장치(40)의 전형 단면도는 도 2에 있어서의 A-A'선의 단면도에 해당한다. 도 8에 나타낸 바와 같이, 각 와이어(41)는 일단이 제1전극패드(3)와 접속되고, 타단이 제1범프(6)와 제2범프(7)와의 접속부분에 접속되어 있다.
배선라인(5) 대신에 와이어(41)를 이용하는 제4실시예의 반도체장치(40)는 배선라인(5)을 형성하기 위한 도전막을 형성하는 어떠한 공정도 필요로 하지 않는다. 또한, 반도체칩(1)의 표면에는 배선라인(5)을 반드시 배치해야 하기 때문에 반도체칩(1)의 표면상의 구성소자의 레이아웃에 제약이 있었다고 해도, 제4실시예에서의 반도체장치와 같이 하면, 레이아웃에는 제약이 생기지 않는다.
다음에, 본 발명에 따른 제5실시예에 있어서의 반도체장치에 관해서, 도 9를 참조하면서 설명한다. 여기서, 제4실시예의 부분과 같거나 대응하는 부분에는 동일한 참조부호가 부착되어 있다.
도 9를 참조하면, 반도체장치(50)는 회로형성영역, 즉 절연재료의 보호층(51)으로덮여 있는 도 2에 나타낸 회로형성영역에 대응하는 영역을 갖는다. 또한, 제2전극패드(4)는 보호층(51) 위에 형성되어 있다. 반도체장치(50)는 그 밖의 구성에 있어서, 도 8에 나타낸 반도체장치(40)와 동일하다. 또, 도 9에 나타낸 반도체장치(50)의 전형 단면도는 반도체장치(50)가 도 2에 나타낸 배선라인(5) 대신에 와이어(41)를 이용한다는 점을 제외하고, 도 2에 있어서의 A-A'선의 단면도에 해당한다. 보호층(51)의 두께는 비교적 두껍게 형성되어 있고, 반도체장치(50)에 포함된 반도체칩(1)의 표면을 코팅하는 얇은 절연막보다 두껍게 형성되어 있다.
도 9에 나타낸 제5실시예의 반도체장치(50)는 제 1∼제4실시예의 반도체장치의 효과에 덧붙여, 제5실시예의 특유의 효과를 얻는다. 반도체장치(50)의 보호층(51)은 제2전극패드(4)를 보호층(51) 상에 형성하기 때문에, 제2전극패드(4)상에 제1범프(6) 및 제2범프(7)를 형성할 때에, 제2전극패드(4) 아래에 형성되어 있는 전자회로를 파괴하는 것을 방지할 수 있다. 요컨대, 반도체칩(1)의 표면에, 전자회로가 형성되어 있는 부분은 충격에 약하고, 크랙이 생기기 쉽다. 따라서, 보호층(51)은 제1범프(6) 및 제2범프(7)를 형성할 때에 반도체칩(1)에 가해질 수도 있는 충격을 흡수할 수 있다. 또, 보호층(51)은 회로형성영역 전체에 형성될 수도 있고, 또는 제2전극패드(4)에 대응하는 회로형성영역의 일부에 형성될 수도 있다. 그러나, 회로형성영역을 완전히 덮도록 형성된 보호층(51)이 충격을 분산할 수 있기 때문에, 회로형성영역 전체를 완전히 덮도록 보호층(51)을 형성하는 것이 바람직하다.
또, 제4실시예에 있어서의 반도체장치(40) 및 제5실시예에 있어서의반도체장치(50)에는 도 8 및 도 9에 나타낸 바와 같이 땜납볼(21) 및 절연막(31)을 반드시 설치할 필요가 없다. 반도체장치(40, 50)에 절연막(31)을 설치하지 않은 구성이면, 제1 및 제2실시예의 특유의 효과에 덧붙여 제4및 제5실시예의 특유의 효과를 얻을 수 있다. 또, 반도체장치(40, 50)에 땜납볼(21)과 절연막(31) 중 어느 것도 설치하지 않은 구성이면, 제1실시예의 효과에 덧붙여 제4 및 제5실시예의 특유의 효과를 얻을 수 있다.
프린트기판(101), 즉 외부장치 위에 제5실시예의 반도체장치(50)를 설치한 구성을 나타내는 도 10을 참조하면, 반도체장치(50)는 땜납볼(21)이 설치된 반도체장치의 표면과 프린트전극(102)이 설치된 프린트기판(101)의 표면이 대항하도록 프린트기판(101)과 반대로 배치되고, 땜납볼(21)은 프린트기판(101)의 프린트전극(102)과 전기적으로 접속되어, 프린트기판(101)과 반도체장치(50)를 고정하고, 반도체장치(50)의 반도체칩(1)의 전자회로와 프린트기판(101) 위에 실장된 그 외의 외부장치를 접속한다. 반도체장치(50)의 반도체칩(1)의 전자회로는 땜납볼(21) 및 프린트전극(102)을 통해서 외부장치로부터 신호를 송수신한다. 땜납볼이 없는 반도체장치를 프린트기판(101) 위에 탑재할 때에, 제2범프(7)는 각각 프린트전극(102)에 접속된다. 절연막(31)에 대응하는 어떠한 막도 없는 반도체장치는 제5실시예에서의 반도체장치(50)와 비슷하게, 도 10에 나타낸 바와 같이, 프린트기판(101) 위에 탑재될 수 있다.
다음에, 제5실시예에 있어서의 반도체장치(30)의 제조방법에 관해서 도 11a 내지 도 11g를 참조하면서 설명한다.
우선, 복수의 반도체칩(1)이 웨이퍼 위에 형성되어 있다. 이 반도체칩(1)의 표면 위에는 제1전극패드(3), 보호층(51), 및 제2전극패드(4)가 형성되어 있다. 웨이퍼의 이면에는 절연막(31)이 부착되어 있다. 절연막(31)은 나중에 웨이퍼의 이면에 부착될 수도 있지만, 절연막(31)은 도 6a에 의거하여 이전에 설명했기 때문에 초기 공정에서의 웨이퍼의 이면에 부착된다. 웨이퍼를 다이싱하여, 이 웨이퍼를 복수의 반도체칩(1)으로 절단한다. 도 11a는 웨이퍼를 다이싱함으로써 얻은 반도체칩(1) 중 하나를 나타낸 것이다.
제1전극패드(3) 및 제2전극패드(4)는 보호막(51)이 형성된 후에 동시에 또는 개별적으로 형성될 수도 있다. 이 방법은 제1전극패드(3) 및 제2전극패드(4)가 동시에 형성되면 보다 적은 공정을 필요로 한다.
다음에, 도 11b에 나타낸 바와 같이, 제1범프(6)는 제2전극패드(4)에 전기적으로 접속되도록 형성된다. 제1범프(6)는 와이어(41)를 통해서 제1전극패드(3)에 전기적으로 접속된다. 또, 제1범프(6)를 형성할 수 있어, 제1범프(6)는 통상의 와이어 본딩방식에 의해 와이어(41)를 통해서 전극패드(3)에 접속될 수도 있다.
다음에, 도 11c에 나타낸 바와 같이, 제2범프(7)는 후자에 전기적으로 접속되도록 제1범프(6) 위에 형성된다. 제1범프(6)와 와이어(41)와의 접속상태를 강화하기 위해서, 이 제2범프(7)를 제1범프(6)와 와이어(41)와의 접속부분 위에 형성하는 것이 바람직하다. 제2범프(7)는 통상의 와이어 본드방식에 의해 형성될 수도 있다.
도 7d를 참조하여 이전에 설명한 것과 비슷한 처리가 도 11d에 나타낸 처리에서 수행되고, 도 7e를 참조하여 이전에 설명한 것과 비슷한 처리는 도 11e에 나타낸 처리에서 수행되며, 도 7f를 참조하여 이전에 설명한 것과 같은 처리는 도 11f에 나타낸 처리에서 수행되고, 도 7g를 참조하여 이전에 설명한 것과 같은 처리는 도 11f에 나타낸 처리에서 수행된다.
이와 같이, 도 11a 내지 도 11g에 나타낸 제5실시예의 반도체장치(50)의 제조방법은 도 6a 내지 도 6g 또는 도 7a 내지 도 7b에 나타낸 제조방법과 비슷하게, 복잡한 처리, 금형 및 새로운 금형을 필요로 하는 것이 아니다. 따라서, 제5실시예의 반도체장치(50)는 비용을 증가시키는 일없이 용이하게 제조될 수 있다. 또, 도 11a 내지 도 11g에 나타낸 방법은 도 11c에 나타낸 바와 같이, 제1범프(6)와 와이어(41)와의 접속부분 위에 제2범프(7)를 형성하고, 도 11d에 나타낸 처리에서 반도체칩(1)에 수지를 도포함으로써, 그리고 도 11e에 나타낸 처리에서 수지를 확산함으로써 제2범프(7)는 제1범프로부터 와이어(41)가 분리되는 것을 방지할 수 있다.
또, 도 11a 내지 도 11g에 나타낸 방법이 땜납볼(21)에 대응하는 어떤 부분도 설치되지 않은 반도체장치를 제조하는데 적용될 때에는, 도 11f 및 도 11g에 나타낸 처리가 생략된다. 도 11a 내지 도 11g에 나타낸 방법이 절연막(31)에 대응하는 어떤 부분도 설치되지 않은 반도체장치를 제조하는데 적용될 때에, 도 11a에 나타낸 처리에서는 절연막(31)이 반도체칩(1)의 이면에 부착되지 않는다. 또, 도 11a 내지 도 11g에 나타낸 방법이 보호층(51)에 대응하는 어떤 층도 설치되지 않은 제4실시예의 반도체장치(40)를 제조하는데 적용될 때에, 도 11a에 나타낸 처리에서는 보호층(51)이 형성되지 않는다.
와이어(41)는 제1범프(6)와 제2범프(7)와의 접속부분에 접속되는 대신에, 제2전극패드(4)와 제1범프(6)와의 접속부분에 접속될 수도 있다. 다이싱에 의해 웨이퍼를 개별적인 반도체칩(1)으로 분할한 후에 제2전극패드(4)가 형성될 수도 있다.
본 발명에 대해서는 바람직한 실시예에 의거하여 설명했지만, 많은 변형 및 변화는 본원에서 가능하다. 따라서, 본 발명은 본 발명의 범위 및 정신을 벗어나는 일없이 본 발명에서 설명한 것과 다른 방법으로도 실행될 수 있다는 것을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의해, 비용을 증가시키는 일없이, 소형화 및 경량화 등의 요구를 만족할 수 있다.
또한, 본 발명은 반도체장치에서의 강도를 감소하는 일없이, 주목적을 달성할 수 있다.
또한, 본 발명은 반도체장치를 구성하는 반도체칩에 있어서의 전자회로의 레이아웃의 자유도를 손상하는 일없이, 주목적을 달성할 수 있다.
또한, 본 발명은 제조공정이 복잡화하는 일없이, 상기 각각의 목적을 달성하는 반도체장치의 제조방법을 실현할 수 있다.

Claims (19)

  1. 전자회로가 설치된 회로형성영역과, 상기 회로형성영역의 주변에서, 상기 회로형성영역에 형성된 전자회로와 전기적으로 접속되는 복수의 제1전극패드가 설치된 전극패드영역을 포함하는 표면을 갖는 반도체칩과,
    상기 반도체칩의 표면의 상기 회로형성영역 상에 형성되는 복수의 제2전극패드와,
    각각이 대응하는 상기 제2전극패드의 하나와 전기적으로 접속되고 상기 제2전극패드 상에 형성되는 복수의 도전부재와,
    상기 도체부재의 대응하는 하나를 제1전극패드의 대응하는 하나와 각각 직접 접속하는 복수의 배선과,
    반도체칩의 표면 위에 형성되어 상기 반도체칩의 표면과, 제1전극패드, 상기 제2전극패드, 상기 배선 및 상기 도체부재의 일부를 밀봉하는 수지를 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 반도체칩의 또 다른 면은 절연재료로 도포 되고, 상기 반도체칩의 표면과 평행 하는 것을 특징으로 하는 반도체장치.
  3. 전자회로가 설치된 회로형성영역과, 상기 회로형성영역의 주변에서, 상기 회로형성영역에 형성된 전자회로와 전기적으로 접속되는 복수의 제1전극패드가 설치된 전극패드영역을 포함하는 표면을 갖는 반도체칩과,
    상기 반도체칩의 표면의 상기 회로형성영역 상에 형성되는 복수의 제2전극패드과,
    각각이 대응하는 상기 제2전극패드의 하나와 전기적으로 접속되고 상기 제2전극패드 상에 형성되는 복수의 도전부재와,
    제1전극패드의 대응하는 하나를 상기 제2전극패드의 대응하는 하나와 각각 직접 접속하는 복수의 배선과,
    반도체칩의 표면 위에 형성되어 상기 반도체칩의 표면과, 제1전극패드, 상기 제2전극패드, 상기 배선 및 상기 도체부재의 일부를 밀봉하는 수지를 구비한 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 배선은 반도체칩의 표면에 형성된 도전박막 재료인 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 반도체칩의 표면에 형성된 회로 형성영역은 절연재료의 보호층으로 도포되고, 상기 제2전극패드는 상기 보호층상에 형성되는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 도전부재의 일부는 상기 수지의 표면을 통해 노출되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 도전부재의 대응하는 하나에 전기적으로 접속되고 상기 수지의 표면 상에 형성되는 복수의 범프를 가지는 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서,
    상기 범프는 금속으로 덮혀진 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 반도체칩의 또 다른 면은 절연재료로 도포 되고, 상기 반도체칩의 표면과 평행 하는 것을 특징으로 하는 반도체장치.
  10. 제 2 항에 있어서,
    상기 반도체칩의 측면은 상기 수지와 상기 절연 재료 사이에 노출되는 것을 특징으로 하는 반도체 장치.
  11. 제 2 항에 있어서,
    상기 절연 재료는 테이프 같은 재료인 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 도전부재는 볼 형태로 형성되는 것을 특징으로 하는 반도체 장치
  13. 제 1 항에 있어서,
    제1전극패드와 상기 제2전극패드는 상기 반도체칩의 동일 표면상에 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제 3 항에 있어서,
    상기 반도체칩의 또 다른 면은 절연재료로 도포 되고, 상기 반도체칩의 표면과 평행 하는 것을 특징으로 하는 반도체장치.
  15. 제 3 항에 있어서,
    각 상기 도전부재의 일부는 상기 수지의 표면을 통해 노출되는 것을 특징으로 하는 반도체 장치.
  16. 제 3 항에 있어서,
    제1전극패드와 상기 제2전극패드는 상기 반도체칩의 동일 표면상에 형성되는 것을 특징으로 하는 반도체 장치.
  17. 전자회로가 설치된 회로형성영역을 포함하는 표면을 갖는 반도체칩과,
    전자회로에 전기적으로 접속되고 상기 회로 형성 영역으로부터 측면으로 떨어져 위치한 전극패드영역내의 반도체칩의 표면 내에 형성되는 제1전극패드와,
    상기 반도체칩의 표면의 상기 회로형성영역 상에 형성되는 제2전극패드과,
    상기 제2전극패드 상에 각각 형성되는 제1의 도전부재와,
    상기 제1의 도전부재 상에 각각 형성되는 제2도전부재와,
    상기 제1및 제2도전부재의 대응 쌍과 상기 제1전극의 대응하는 하나와에 결속되는 제2단부 사이의 인터페이스에 접속되는 제1단부를 각각 가지는 복수의 배선과,
    상기 제1및 2 전극패드, 상기 제1도전부재, 및 상기 복수의 배선을 포함하는 반도체칩의 표면을 덮어서 상기 제2도전부재를 노출하도록 한 수지를 구비한 것을 특징으로 하는 반도체장치.
  18. 전자회로가 설치된 회로형성영역을 포함하는 표면을 갖는 반도체칩과,
    전자회로에 전기적으로 접속되고 상기 회로 형성 영역으로부터 측면으로 떨어져 위치한 전극패드영역내의 반도체칩의 표면 내에 형성되는 제1전극패드와,
    상기 반도체칩의 표면의 상기 회로형성영역 상에 형성되는 제2전극패드와,
    상기 제2전극패드 상에 각각 형성되는 제1도전부재와,
    상기 제1의 도전부재 상에 각각 형성되는 제2도전부재와,
    상기 제1전극패드의 대응하는 하나에 직접 접속되는 제1단부와, 상기 제 2전극패드의 대응하는 하나와 직접 접속되는 제2단부를 각각 가지는 복수의 배선과,
    상기 제1전극패드 및 제2전극패드, 상기 제1도전부재, 및 상기 복수의 배선을 포함하는 반도체칩의 표면을 덮어서 상기 제1도전부재의 각부만을 노출하도록 한 수지를 구비 한 것을 특징으로 하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 제1도전부재의 노출부 상에 각각 형성되어서, 단지 노출되는 제2도전부재를 더 구비하는 것을 특징으로 하는 반도체장치.
KR10-1998-0036521A 1998-06-09 1998-09-04 반도체장치및그제조방법 KR100433863B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP16068698A JP3727172B2 (ja) 1998-06-09 1998-06-09 半導体装置
JP160686 1998-06-09

Publications (2)

Publication Number Publication Date
KR20000004851A KR20000004851A (ko) 2000-01-25
KR100433863B1 true KR100433863B1 (ko) 2004-11-09

Family

ID=15720283

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0036521A KR100433863B1 (ko) 1998-06-09 1998-09-04 반도체장치및그제조방법

Country Status (4)

Country Link
US (1) US6229222B1 (ko)
JP (1) JP3727172B2 (ko)
KR (1) KR100433863B1 (ko)
TW (1) TW388975B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
WO2000048247A1 (en) * 1999-02-15 2000-08-17 Hitachi, Ltd. Semiconductor device, method of manufacture thereof, electronic device
TW465064B (en) * 2000-12-22 2001-11-21 Advanced Semiconductor Eng Bonding process and the structure thereof
JP2004079951A (ja) * 2002-08-22 2004-03-11 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221262A (ja) * 1994-02-07 1995-08-18 Hitachi Ltd 半導体モジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104141A (ja) 1989-09-18 1991-05-01 Seiko Epson Corp 半導体装置
JP3449796B2 (ja) 1994-08-18 2003-09-22 ソニー株式会社 樹脂封止型半導体装置の製造方法
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
JP2859194B2 (ja) * 1996-01-30 1999-02-17 九州日本電気株式会社 プラスチックパッケージ型半導体集積回路及びその製造 方法
JP3385604B2 (ja) * 1996-05-08 2003-03-10 ソニー株式会社 はんだバンプの形成方法
US5933752A (en) * 1996-11-28 1999-08-03 Sony Corporation Method and apparatus for forming solder bumps for a semiconductor device
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221262A (ja) * 1994-02-07 1995-08-18 Hitachi Ltd 半導体モジュール

Also Published As

Publication number Publication date
US6229222B1 (en) 2001-05-08
TW388975B (en) 2000-05-01
JPH11354580A (ja) 1999-12-24
JP3727172B2 (ja) 2005-12-14
KR20000004851A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
US6476500B2 (en) Semiconductor device
US7728422B2 (en) Semiconductor package, integrated circuit cards incorporating the semiconductor package, and method of manufacturing the same
US7224073B2 (en) Substrate for solder joint
US6423576B1 (en) Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6329708B1 (en) Micro ball grid array semiconductor device and semiconductor module
KR100324708B1 (ko) 반도체장치
US7049696B2 (en) IC package with electrically conductive heat-radiating mechanism, connection structure and electronic device
US20100090327A1 (en) Semiconductor device with improved resin configuration
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US20050253264A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US20060273463A1 (en) Semiconductor device and mounting structure thereof
JPH10321672A (ja) 半導体装置及びその製造方法
KR20000048471A (ko) 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지
KR20020022557A (ko) 반도체장치 및 반도체장치의 실장구조체
KR100449307B1 (ko) 반도체 장치 및 그 제조 방법
KR101896972B1 (ko) 패키지 기판 및 이를 갖는 반도체 패키지
KR20080057174A (ko) 전자 부품 내장 기판 및 전자 부품 내장 기판의 제조 방법
US20060097377A1 (en) Flip chip bonding structure using non-conductive adhesive and related fabrication method
JP2007005452A (ja) 半導体装置
KR100433863B1 (ko) 반도체장치및그제조방법
US20050017356A1 (en) Semiconductor device
US7847414B2 (en) Chip package structure
US20050064630A1 (en) Method for producing a protection for chip edges and system for the protection of chip edges
US6249043B1 (en) Resin-sealed type semiconductor device, and method of manufacturing the same
JP2001267452A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee