JP3727172B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3727172B2 JP3727172B2 JP16068698A JP16068698A JP3727172B2 JP 3727172 B2 JP3727172 B2 JP 3727172B2 JP 16068698 A JP16068698 A JP 16068698A JP 16068698 A JP16068698 A JP 16068698A JP 3727172 B2 JP3727172 B2 JP 3727172B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- bump
- electrode
- electrode pad
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/1354—Coating
- H01L2224/1357—Single coating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/1354—Coating
- H01L2224/13599—Material
- H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体装置を形成する半導体チップにおいて、少なくとも電子回路が形成された半導体チップの表面を樹脂にて封止する構造の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置は様々な分野にて活用されている。特に、近年における携帯機器(例えば、ICカード、携帯電話、携帯ゲーム、携帯可能なパソコン等)の普及に伴い、これら携帯機器に用いられる半導体装置に対して、薄型化、小型化、軽量化が要求されている。
【0003】
このような要求に対しては、様々な半導体装置が提案されている。例えば、下記文献に開示されるものがある。
文献1:特開平3ー104141号公報
文献2:特開平8ー064725号公報
文献1には、ICチップのパッド電極と接続された突出部を、ICチップ全体を樹脂封止する樹脂封止部の表面から突出するように構成したものである。文献2は、半導体チップの周囲部に形成された電極パッド上にバンプあるいはAuボールを形成し、このバンプあるいはAuボールを、モールド樹脂の表面から露出するように構成したものである。
【0004】
これら文献からも理解できるように、半導体装置を構成する半導体チップには、その表面に電子回路が形成されている。この電子回路と半導体チップの外部(例えば、半導体チップが実装される基板等)との信号の授受は、バンプと、半導体チップの表面に形成される電極パッドとを介して行われる。つまり、電極パッドは、半導体チップの表面に形成された電子回路と外部からの信号を授受するバンプとにそれぞれ電気的に接続されている。
【0005】
【発明が解決しようとする課題】
半導体装置を構成する半導体チップの表面には、電子回路が構成された回路形成領域と、この電子回路と、これら電子回路と半導体装置の外部との間で信号の授受を行うバンプとにそれぞれ電気的に接続された電極パッドが形成された電極パッド領域とに分けられる。回路形成領域は、半導体チップの表面の中央部分が該当し、電極パッド領域は、半導体チップの各辺近傍の領域(回路形成領域の周辺)が該当する。これは、電極パッドがバンプを介して半導体装置の外部と信号の授受を行うための接続をし易くすることや、ウェハー状態から半導体チップ単位へのスクライブ時に、電子回路への悪影響を避けること等の理由によるものである。
【0006】
半導体装置におけるバンプの位置は、一般に標準化された位置となっている。このため、半導体装置の小型化に伴う、半導体チップの小型化が進むとバンプの位置を所望の位置に設けることが困難となる。例えば、上記文献1あるいは文献2に開示の半導体装置を利用することを考慮する。この場合、文献1あるいは文献2に開示の半導体装置のバンプ位置に対応する電極パッドと、この電極パッドに電気的に接続され、標準化に対応する所望の位置に配置されたバンプとが形成された別の基板を用意し、文献1あるいは文献2に開示の半導体装置をこの基板に搭載して対応することが考えられる。
【0007】
しかしながら、このようにすると、別の基板を必要とすることとなり、この基板分のコストが高くなることになる。また、一度完成した半導体装置と基板とを接続して、新たな1つの半導体装置(ユニット)として扱うこととなるので、製造工程が複雑になることや、半導体装置と基板との接続不良や接続後のはがれの問題が生じ易くなる。
【0008】
本発明の主目的は、上記課題を解決し、コストの増大を招くことなく、薄型化や小型化や軽量化等の要求を満足する半導体装置を提供することである。
【0009】
また、本発明の他の目的は、半導体装置としての強度を低減することなく、主目的を達成する半導体装置を提供することである。
【0010】
また、本発明の他の目的は、半導体装置を構成する半導体チップにおける電子回路のレイアウトの自由度を損なうことなく、主目的を達成する半導体装置を提供することである。
【0011】
また、本発明の他の目的は、製造工程が複雑化することなく、上記それぞれの目的を達成する半導体装置の製造方法を提供することである。
【0012】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、電子回路が形成された回路形成領域と、回路形成領域の周辺であって、回路形成領域に形成された電子回路と電気的に接続される第1の電極パッドが複数形成された電極パッド領域とを持つ表面を有する半導体チップから構成される半導体装置において、半導体チップの表面の回路形成領域内に形成され、各々が複数の第1の電極パッドのうちの対応する第1の電極パッドと電気的に接続される複数の第2の電極パッドと、半導体チップの表面を封止する封止樹脂と、各々が封止樹脂から突出し、複数の第2の電極パッドのうちの対応する第2の電極パッドと電気的に接続された、導電材料からなる複数のバンプと、を有するものとしている。
【0013】
また、本発明は、バンプを金属材料にて覆うようにしてもよい。
【0014】
また、本発明は、半導体チップの裏面を絶縁材にて覆うようにしてもよいし、この絶縁材をテープ状としてもよい。
【0015】
また、本発明は、第1の電極パッドと第2の電極パッドとは、半導体チップ表面に設けられた配線層にて電気的に接続されるようにしてもよいし、第1の電極パッドと第2の電極パッドとは、ワイヤにて電気的に接続されるようにしてもよい。
【0016】
また、本発明は、半導体チップの表面の回路形成領域を絶縁材料からなる保護層にて覆い、第2の電極パッドを保護層上に形成するようにしてもよい。
【0017】
上記目的を達成するため、本発明の半導体装置の製造方法は、電子回路が形成された回路形成領域と、回路形成領域の周辺であって、回路形成領域に形成された電子回路と電気的に接続される第1の電極パッドが複数形成された電極パッド領域とを持つ表面を有する半導体チップから構成される半導体装置の製造方法において、半導体チップの表面に、複数の第1の電極パッドを電極パッド領域に、複数の第2の電極パッドを回路形成領域に、半導体チップの表面に第1の電極パッドと第2の電極パッドとを電気的に接続する配線層を、それぞれ形成する工程と、第2の電極パッド上に第1のバンプを形成する工程と、半導体チップの表面を、第1のバンプを介して半導体チップが外部と信号の授受が可能なように樹脂にて封止する工程と、を有するものである。
【0018】
また、本発明は、第1のバンプ上に第2のバンプを形成し、第2のバンプを樹脂にて封止する工程の前あるいは後に形成するようにしてもよい。
【0019】
さらに、上記目的を達成するため、本発明の半導体装置の他の製造方法は、電子回路が形成された回路形成領域と、回路形成領域の周辺であって、回路形成領域に形成された電子回路と電気的に接続される第1の電極パッドが複数形成された電極パッド領域とを持つ表面を有する半導体チップから構成される半導体装置の製造方法において、半導体チップの表面に、複数の第1の電極パッドを電極パッド領域に、複数の第2の電極パッドを回路形成領域に、それぞれ形成する工程と、第2の電極パッド上に第1のバンプを形成する工程と、第1の電極パッドと第1のバンプとを電気的に接続するワイヤを設ける工程と、第1のバンプ上にワイヤとの接続部を挟むように第2のバンプを形成する工程と、半導体チップの表面を、第2のバンプの少なくとも一部が露出するように樹脂にて封止する工程と、を有するものである。
【0020】
また、本発明は、第2の電極パッドの形成前に前記半導体チップの表面の回路形成領域上を、絶縁材料からなる保護層にて覆い、第2の電極パッドは保護層上に形成するようにしてもよい。
【0021】
また、本発明は、第2のバンプを樹脂にて封止する工程の後に、金属材料にて覆うようにしてもよい。
【0022】
また、本発明は、半導体チップの裏面を絶縁性テープにて覆う工程を含むようにしてもよい。
【0023】
【発明の実施の形態】
本発明の実施の形態における半導体装置及びその製造方法についてを、図面を用いて以下に説明する。図1は、本発明の第1の実施の形態における半導体装置10の構成を説明する断面図である。
【0024】
図1において、1は半導体チップである。半導体チップ1の表面の中央部分には電子回路が形成されている。3は主電極パッドとしての、第1の電極パッドである。電極パッド3は半導体チップ1の表面に形成された電子回路に電気的に接続されている。電極パッド3は、半導体チップ3の辺の近傍に設けられている。4は副電極パッドとしての、第2の電極パッドである。電極パッド4は、半導体チップ1の表面の、電子回路が形成されている回路形成領域内に形成されている。5は、電極パッド3と電極パッド4とを電気的に接続する配線層である。配線層5は半導体チップ1の表面上に形成されている。
【0025】
図2は、半導体装置10における上記説明の構成を示す上面図である。図2に示されるように、半導体チップ1の表面の領域1a(点線で囲まれている領域)が回路形成領域であり、領域1b(半導体チップ1の側辺近傍で、領域1aの周辺の領域)が電極パッド領域となっている。領域1bには複数の電極パッド3が整列配置されている。領域1aには、各電極パッド3に対応する電極パッド4が複数、整列配置されている。各電極パッド3とこの電極パッド3に対応する各電極パッド4とは配線層5にて電気的に接続されている。なお、図2中のA−A’断面図が図1に相当する。図2において、電極パッド3が、半導体チップ1の2つの辺に沿って形成されているものを示したが、これに限定されるものではない。例えば、半導体チップ1の4つの辺それぞれに沿って、複数の電極パッド3が配置されるものであってもよく、1つの辺のみに沿って複数の電極パッド3が配置されるものであってもよい。また、電極パッド領域である領域1bは、多少の電子素子や配線が形成されていてもよく、電極パッド3が、電子素子や配線が形成されていない部分において、図2のように配置できる領域であればよい。
【0026】
図1に戻り、6は第1のバンプであるバンプ電極である。7は第2のバンプであるバンプ電極である。2は封止樹脂である。封止樹脂2は、半導体チップ1の表面を樹脂にて封止することで、半導体チップ1の表面に形成された電子回路等を半導体装置10の外部からの衝撃や水分等の悪影響を及ぼす要因から保護するものである。封止樹脂2の表面からはバンプ電極7の少なくとも一部が露出するようになっている。このバンプ電極7、電極パッド4、配線層5、電極パッド3を介して、半導体装置10の外部の装置(例えば、電子回路がプリントされた基板等)と、半導体チップ1の表面に形成された電子回路とが信号の授受を行うことができる。
【0027】
ここで、バンプ電極7を形成せずに、バンプ電極6だけ形成し、封止樹脂2の表面からバンプ電極6の一部を露出するようにすることも可能である。ただし、この場合、半導体チップ1の表面を充分保護できる程度に封止樹脂2を設けると、封止樹脂2から露出するバンプ電極6の面積は狭くなる。このため、バンプ電極6と電気的に接続されたバンプ電極7を設けておけば、封止樹脂2から露出するバンプ電極の面積(つまり、バンプ電極7の表面積)が広くすることができる。バンプ電極7を設けた場合、半導体装置10を外部の装置に搭載する際に、半導体装置10と外部の装置との電気的な接続がよりし易くなる。
【0028】
また、電極パッド4は回路形成領域である領域1a内に形成しているので、形成されている電子回路と電極パッド4とで短絡することが考えられる。しかしながら、半導体チップ1の表面(少なくとも、回路形成領域である領域1a)に薄い絶縁膜をコーティングしておき、この絶縁膜上に電極パッド4を設けるので問題ない。この薄い絶縁膜のコーティングを半導体チップ1の表面全面に設ける場合、電極パッド3や配線層5の形成も薄い絶縁膜の形成後に行うか、薄い絶縁膜にコンタクトホールを形成して、その後に形成する配線層5により電極パッド3と電極パッド4とが電気的に接続可能としておけばよい。
【0029】
このように形成された第1の実施の形態における半導体装置10は、電極パッド4を、半導体チップ1の表面の任意の位置に設けることができる。よって、半導体装置10の小型化に伴い、半導体チップ1のサイズが小さくなっても、標準化されたバンプの位置に対して容易に対応することができる。また、半導体装置としての厚さも、半導体チップ1の厚さと封止樹脂2の厚さを足した程度であり、封止樹脂2は半導体チップ1の表面のみ封止するので、薄型化、軽量化にも充分対応することができる。さらに、半導体装置としての構成要素は、半導体チップ1、バンプ6や7、封止樹脂2程度でよく、その他に基板等を必要としないので、コストも低減できる。
【0030】
次に、第2の実施の形態における半導体装置についてを、図面を用いて、以下に説明する。図3は、第2の実施の形態における半導体装置20の断面図である。断面位置は、第1の実施の形態と同様である。また、図3において、第1の実施の形態と同様な構成については、同様な符号を付けている。
【0031】
図3において、半導体装置20は、バンプ電極7を金属材料、例えば、はんだボール21にて覆う構成としている。図3におけるその他の構成は、図1における半導体装置10と同様である。
【0032】
第2の実施の形態においては、第1の実施の形態の効果に加えて、はんだボール21を設けることにより、半導体装置20を外部装置である基板等に搭載する際、基板等の外部装置と接続される半導体装置20のバンプ部分の面積を実質的に広くすることができ、その接続強度を向上することができる。特に、半導体装置20と外部装置である基板等との膨張係数が大きく異なる場合に、バンプ電極7をそのまま基板に接続するのに比べて、バンプ電極7を金属材料にて覆うことで、膨張係数差による接続部分に与えるストレスによる影響を低減できる。なお、第2の実施の形態においては、はんだボールとしているが、金ボールであってもよく、金属材料にてバンプ電極7を覆うものであれば、第2の実施の形態における効果が得られる。
【0033】
次に、第3の実施の形態における半導体装置についてを、図面を用いて、以下に説明する。図4は、第3の実施の形態における半導体装置30の断面図である。断面位置は、第1の実施の形態と同様である。また、図4において、第2の実施の形態と同様な構成については、同様な符号を付けている。
【0034】
図4において、半導体装置30は、半導体チップ1の裏面を絶縁材料31にて覆うようにしている。第3の実施の形態においては絶縁材料31は樹脂からなり、テープ状である。図4におけるその他の構成は、図3における半導体装置20と同様である。
【0035】
第3の実施の形態においては、第1及び第2の実施の形態の効果に加えて、半導体チップ1の裏面を絶縁材料31にて覆うことにより、半導体装置30の製造工程や半導体装置30の実装後において、半導体チップ1に対して、加熱や応力等の何らかの外的要因により反りや傷が生ずることを防止することができる。また、半導体チップ1の裏面に電子回路や配線を構成しても、半導体チップ1の裏面を絶縁材料31にて覆うため、裏面に構成される電子回路や配線を、半導体装置10の外部からの衝撃や水分等の悪影響を及ぼす要因から保護することができる。また、絶縁材料31をテープ状とすることで、絶縁材料31を半導体チップ1の裏面へ設ける作業が貼り付けでよいので、容易となる。なお、図4においては、バンプ電極7を金属材料21にて覆うものとしているが、第3の実施の形態においては金属材料21は必ずしも必要ない。図4において、金属材料21を設けないものであれば、第1の実施の形態における効果と第3の実施の形態における絶縁材料31による効果が得られるものとなる。
【0036】
なお、第3の実施の形態においては、絶縁材料31を設けた分、半導体装置としての厚さは厚くなるが、第1あるいは第2の実施の形態の半導体装置に比べて大幅に厚くなるものではない。
【0037】
ここで、第3の実施の形態における半導体装置30を外部装置、例えばプリント基板101に実装した状態を、図5に示す。
【0038】
図5に示すように、半導体装置30の表面とプリント基板101の表面が対抗するように配置し、半導体装置30の金属材料であるはんだボール21と、プリント基板101の表面に形成されたプリント電極102とを電気的に接続し、固定する。このように実装することで、半導体装置30の半導体チップ1に形成されている電子回路とプリント基板101に実装されている他の半導体装置との信号の授受が、金属材料21とプリント電極102とを介して可能となる。
【0039】
なお、図5においては、半導体装置30を例に実装状態を説明したが、はんだボール21のない第1の実施例における半導体装置10の場合は、バンプ電極7とプリント電極102を接続する構成とすればよく、絶縁材料31のない第2の実施の形態における半導体装置20の場合は、図5において、絶縁材料31を除いて考慮すればよい。
【0040】
次に、第3の実施の形態における半導体装置30の製造工程においてを図面を用いて説明する。図6は、第3の実施の形態における半導体装置30の製造工程を示す図である。
【0041】
まず、半導体チップ1が複数形成されたウェハを準備する。この半導体チップ1の表面に電極パッド3、電極パッド4、配線層5を形成する。また、ウェハの裏面にテープ状の絶縁材料31をこの時点で貼り付けている。絶縁材料31の貼り付けは必ずしも、この時点でなくともよい。ここでは、以降の製造工程にて半導体チップ1に反りや傷等が生じることをより確実に防止すること、及びウェハ状態で絶縁材料31を貼り付けることで、複数の半導体チップ1に対する絶縁材料31の貼り付け作業の容易化を考慮して、この工程にて絶縁材料31の貼り付けを行っている。この後、ウェハをダイシングし、ウェハに形成された半導体チップ1をそれぞれ単体に分割する。この分割された状態を図6(a)に示す。
【0042】
次に、図6(b)に示すように、電極パッド4上に第1のバンプであるバンプ電極6を、電極パッド4と電気的に接続されるように形成する。バンプ電極6の形成は、通常のワイヤボンド方式の場合におけるバンプの形成と同様である。
【0043】
次に、図6(c)に示すように、樹脂2の塗布を行う。樹脂2は、半導体チップ1の表面の略中央に塗布される。この時点では、樹脂2は流動性を有している。
【0044】
この後、樹脂2の流動性を利用して、図6(c)の状態のまましばらく放置するか、図6(c)の状態の半導体チップ1を回転させ、遠心力により、樹脂2を半導体チップ1の表面に広げるようにする。後者の場合の方が、より速く、均一に樹脂2を半導体チップ1の表面に広げることができる。この後、樹脂2を所定の温度で硬化させる。この状態を図6(d)に示す。図6(d)の状態において、硬化した樹脂2の表面にはバンプ電極6の一部が露出するようにする必要がある。よって、図6(c)にて塗布する樹脂2の量は、半導体チップ1の表面に広げ、硬化した樹脂2の表面からバンプ電極6の一部が露出する程度に調整されている。
【0045】
次に、図6(e)に示すように、樹脂2の表面から露出しているバンプ電極6の上に、バンプ電極6と電気的に接続されるように、第2のバンプであるバンプ電極7を形成する。バンプ電極7の形成はバンプ電極6の形成と同様な方式で行えばよい。
【0046】
次に、図6(f)に示すように、フラックス103を付けた金属材料であるはんだボール21をバンプ電極7に隣接するように配置する。これはフラックス103の表面張力により配置可能である。この後、200℃程度の温度でリフローする。この処理により、はんだボール21はバンプ電極7を覆うこととなる。これにより、図6(g)に示すように、半導体装置が完成する。
【0047】
このように、図6に示す本発明の実施の形態の半導体装置の製造工程においては、複雑な処理を必要とするものではない。また、本発明の実施の形態の半導体装置の製造工程においては、金型を用いるものでもないので、新たな金型を製造する必要もない。よって、本発明の実施の形態の半導体装置は、容易に、コストの増大を招くことなく製造することができる。
【0048】
なお、図6においては、半導体装置30を例に製造工程を説明したが、はんだボール21のない第1の実施例における半導体装置10の場合は、図6(f)、図6(g)の工程がないものとして考慮すればよく、絶縁材料31のない第2の実施の形態における半導体装置20の場合は、図6(a)にて、絶縁材料31を設けないものとして考慮すればよい。
【0049】
なお、第3の実施の形態における半導体装置30の製造工程においては、図6の工程に限られるものではない。例えば、図7に示す製造工程としてもよい。図7は、第3の実施の形態における半導体装置30の他の製造工程を示す図である。図7の製造工程について以下に説明する。
【0050】
図7(a)は図6(a)と同様の処理を行う。図7(b)は図6(b)と同様の処理を行う。図7(c)において、図6(c)とは異なり、樹脂2の塗布前に、第2のバンプであるバンプ電極7をバンプ電極6上に、バンプ電極6と電気的に接続するように、形成する。この後、図7(d)において、図6(c)のように樹脂2を塗布し、塗布した樹脂2を半導体チップ1の表面に広げる。半導体チップ1の表面に広げた樹脂2を所定の温度で硬化した状態が図7(e)となる。この後、図7(f)は図6(f)と同様の処理を行い、図7(g)は図6(g)と同様な処理を行う。
【0051】
このように、図7に示す本発明の実施の形態の半導体装置の製造工程においては、樹脂2の塗布前に、バンプ電極6と電気的に接続するバンプ電極7を形成している。このため、塗布する樹脂2の量が多くなっても、硬化した樹脂2の表面には、バンプ電極6と電気的に接続されたバンプ電極7の一部が確実に露出することになる。図7に示す製造工程は、図6に示す製造工程に比べて、塗布する樹脂2の量の調整にかかる工数が低減できる。
【0052】
なお、図7に示す製造工程は、半導体装置30を例に説明したが、はんだボール21のない第1の実施例における半導体装置10の場合は、図7(f)、図7(g)の工程がないものとして考慮すればよく、絶縁材料31のない第2の実施の形態における半導体装置20の場合は、図7(a)にて、絶縁材料31を設けないものとして考慮すればよい。
【0053】
次に、第4の実施の形態における半導体装置についてを、図面を用いて、以下に説明する。図8は、第4の実施の形態における半導体装置40の断面図である。また、図8において、図4に示す第3の実施の形態と同様な構成については、同様な符号を付けている。
【0054】
図8において、半導体装置40は、半導体チップ1の表面に設けられた配線層5の代わりにワイヤ41を設けている。図8におけるその他の構成は、図4における半導体装置30と同様である。なお、図8の断面図は、図2における配線層5の代わりにワイヤ41を設けたものとして考慮すれば、図2におけるA−A’断面図と同様の位置である。
【0055】
図8におけるワイヤ41は、一端が電極パッド3と接続され、他端がバンプ電極6とバンプ電極7との接続部分に接続されている。
【0056】
図8における第4の実施の形態においては、第1〜第3の実施の形態の効果に加えて、配線層5の代わりにワイヤ41を用いているので、配線層5を形成するための工程を削減することができる。また、半導体チップ1の表面における配線層5の形成に伴うレイアウト上の制約があったとしても、第4の実施の形態のようにすれば、レイアウト上の制約は生じない。
【0057】
次に、第5の実施の形態における半導体装置についてを、図面を用いて、以下に説明する。図9は、第5の実施の形態における半導体装置50の断面図である。また、図9において、図8に示す第4の実施の形態と同様な構成については、同様な符号を付けている。
【0058】
図9において、半導体装置50は、半導体チップ1の回路形成領域(図2における領域1aに相当する部分)に、絶縁材料からなる保護層51を設けている。また、電極パッド4は保護層51上に形成されている。図9におけるその他の構成は、図8における半導体装置40と同様である。なお、図9の断面図は、図2における配線層5の代わりにワイヤ41を設けたものとして考慮すれば、図2におけるA−A’断面図と同様の位置である。
【0059】
保護層51の厚さは比較的厚く形成している。少なくとも、半導体チップ1の表面にコーティングする薄い絶縁膜より厚くしている。
【0060】
図9における第5の実施の形態においては、第1〜第4の実施の形態の効果に加えて、保護層51を設け、電極パッド4を保護層51上に設けているので、電極パッド4上にバンプ電極6やバンプ電極7を形成する際に、電極パッド4の真下に形成されている電子回路を破壊することが防止できる。つまり、半導体チップ1の表面において、電子回路が形成されている部分は衝撃に弱く、クラックが生じ易い。このため、保護層51を設けることにより、バンプ電極6やバンプ電極7の形成における衝撃を保護層51にて吸収することができる。なお、保護層51は回路形成領域の全てを覆うものでも、一部(電極パッド4の下部分)でもよいが、回路形成領域の全てに設けた方は衝撃を分散することができるので好ましい。
【0061】
なお、第4の実施の形態における半導体装置40及び第5の実施の形態における半導体装置50ははんだボール21や絶縁材料31を設けるものとして示しているが、これらは必ずしも必要でない。はんだボール21を設けない構成であれば、第1、第3の実施の形態特有の効果に加えて第4あるいは第5の実施の形態特有の効果が得られるものとなり、絶縁材料31を設けない構成であれば、第1、第2の実施の形態特有の効果に加えて第4あるいは第5の実施の形態特有の効果が得られるものとなり、はんだボール21及び絶縁材料31をともに設けない構成であれば、第1の実施の形態の効果に加えて第4あるいは第5の実施の形態特有の効果が得られるものとなる。
【0062】
ここで、第5の実施の形態における半導体装置50を外部装置、例えばプリント基板101に実装した状態を、図10に示す。
【0063】
図10に示すように、半導体装置50の表面とプリント基板101の表面が対抗するように配置し、半導体装置50の金属材料であるはんだボール21と、プリント基板101の表面に形成されたプリント電極102とを電気的に接続し、固定する。このように実装することで、半導体装置50の半導体チップ1に形成されている電子回路とプリント基板101に実装されている他の半導体装置との信号の授受が、金属材料21とプリント電極102とを介して可能となる。
【0064】
なお、図10においては、半導体装置50を例に実装状態を説明したが、はんだボール21のない半導体装置の場合は、バンプ電極7とプリント電極102を接続する構成とすればよく、絶縁材料31のない半導体装置の場合は、図10において、絶縁材料31を除いて考慮すればよい。
【0065】
次に、第5の実施の形態における半導体装置50の製造工程においてを図面を用いて説明する。図11は、第5の実施の形態における半導体装置50の製造工程を示す図である。
【0066】
まず、半導体チップ1が複数形成されたウェハを準備する。この半導体チップ1の表面に電極パッド3、保護層51、電極パッド4を形成する。また、ウェハの裏面にテープ状の絶縁材料31をこの時点で貼り付けている。絶縁材料31の貼り付けは必ずしも、この時点でなくともよい。この理由は、図6(a)の説明にて記載したものと同様である。この後、ウェハをダイシングし、ウェハに形成された半導体チップ1をそれぞれ単体に分割する。この分割された状態を図11(a)に示す。
【0067】
なお、図11(a)においては、保護層51を形成した後に、電極パッド3及び電極パッド4を同時に形成してもよく、電極パッド3と電極パッド4とを個別に形成してもよいが、前者の方が製造工程が少なくて済む。
【0068】
次に、電極パッド4上に第1のバンプであるバンプ電極6を、電極パッド4と電気的に接続されるように形成する。この後、ワイヤ41を、バンプ電極6と電極パッド3とにそれぞれ電気的に接続する。バンプ電極6の形成及びワイヤ41の接続は、通常のワイヤボンド方式の場合と同様である。ワイヤ41を接続した状態を図11(b)に示す。
【0069】
次に、図11(c)に示すように、バンプ電極6上に、バンプ電極6と電気的に接続されるように第2のバンプであるバンプ電極7を形成する。バンプ電極6とワイヤ41との接続状態を強化するため、このバンプ電極7はバンプ電極6とワイヤ41との接続部分上に設けるとよい。バンプ電極6の形成は、通常のワイヤボンド方式におけるバンプ電極の形成の場合と同様である。
【0070】
図11(d)は図7(d)と同様の処理を行う。図11(e)は図7(e)と同様の処理を行う。図11(f)は図7(f)と同様の処理を行う。図11(g)は図7(g)と同様の処理を行う。
【0071】
このように、図11に示す本発明の実施の形態の半導体装置の製造工程においても、図6あるいは図7に示す製造工程と同様に、複雑な処理を必要とするものではなく、金型を用いるものでもないので、新たな金型を製造する必要もない。よって、本発明の実施の形態の半導体装置は、容易に、コストの増大を招くことなく製造することができる。さらに、図11に示す製造工程においては、図11(c)にて示すように、バンプ電極6とワイヤ41との接続部分上にバンプ電極7を形成しているので、図11(d)及び図11(e)にて示す樹脂2の塗布及び塗布した樹脂2を半導体チップ1の表面に広げる際に、広がる樹脂2によりワイヤ41がバンプ電極6から離れることを防止することができる。
【0072】
なお、図11に示す製造工程は、半導体装置50を例に説明したが、はんだボール21のない半導体装置の場合は、図11(f)、図11(g)の工程がないものとして考慮すればよく、絶縁材料31のない半導体装置の場合は、図11(a)にて、絶縁材料31を設けないものとして考慮すればよい。また、保護層51のない第4に実施の形態における半導体装置40の場合は、図11(a)にて、保護層51を設けないものとして考慮すればよい。
【0073】
以上、詳細に説明したが、本発明は上記実施の形態の構成及び製造方法に限定されるものではない。
【0074】
例えば、バンプ電極6とバンプ電極7との間にワイヤ41が接続されているが、電極パッド4とバンプ電極6との間に接続するものでもよく、電極パッド4の形成を、ウェハをダイシングして半導体チップ1に分割してから行ってもよい。本発明は、上記実施の形態の構成及び製造方法に限定されることなく、変更可能である。
【0075】
【発明の効果】
上述したように、本発明により、コストの増大を招くことなく、薄型化や小型化や軽量化等の要求を満足することができる。
【0076】
また、本発明は、半導体装置としての強度を低減することなく、主目的を達成することができる。
【0077】
また、本発明は、半導体装置を構成する半導体チップにおける電子回路のレイアウトの自由度を損なうことなく、主目的を達成することができる。
【0078】
また、本発明は、製造工程が複雑化することなく、上記それぞれの目的を達成する半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体装置10の構成を説明する断面図である。
【図2】本発明の第1の実施の形態における半導体装置10の構成を説明する上面図である。
【図3】本発明の第2の実施の形態における半導体装置20の構成を説明する断面図である。
【図4】本発明の第3の実施の形態における半導体装置30の構成を説明する断面図である。
【図5】本発明の第3の実施の形態における半導体装置30を外部装置に実装した状態を示す図である。
【図6】本発明の第3の実施の形態における半導体装置30の製造工程を示す図である。
【図7】本発明の第3の実施の形態における半導体装置30の他の製造工程を示す図である。
【図8】本発明の第4の実施の形態における半導体装置40の構成を説明する断面図である。
【図9】本発明の第5の実施の形態における半導体装置50の構成を説明する断面図である。
【図10】本発明の第5の実施の形態における半導体装置50を外部装置に実装した状態を示す図である。
【図11】本発明の第5の実施の形態における半導体装置50の製造工程を示す図である。
【符号の説明】
10、20、30、40、50 半導体装置
1 半導体チップ
2 封止樹脂
3 電極パッド(第1の電極パッド)
4 電極パッド(第2の電極パッド)
5 配線層
6、7 バンプ電極
21 はんだボール
31 絶縁材料
41 ワイヤ
51 保護層
101 プリント基板
102 プリント電極
103 フラックス
Claims (9)
- 表面に形成された電子回路と電気的に接続された複数の第1の電極パッドが形成されるとともに側辺を含む電極パッド領域と、該第1の電極パッドと電気的に接続される複数の第2の電極パッド及び該電子回路が形成されるとともに該電極パッド領域に囲まれる回路形成領域とを備えた半導体チップと、
前記半導体チップの前記表面に対向する面を有し、かつ該半導体チップの裏面を露出させるように形成される封止樹脂と、
前記封止樹脂の前記面と接するように前記半導体チップの前記表面に形成される配線層と、
前記封止樹脂から突出し、前記第2の電極パッドと電気的に接続された、導電材料からなるバンプと、
を有し、前記第1の電極パッドと前記第2の電極パッドは該配線層を介して電気的に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記バンプは、前記第2の電極パッドと電気的に接続される下部バンプと、前記下部バンプ上に設けられる上部バンプで形成されたものであることを特徴とする半導体装置。
- 請求項2記載の半導体装置において、前記上部バンプは前記封止樹脂から露出していることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記バンプの突出した部分は金属材料にて覆われていることを特徴とする半導体装置。
- 請求項3記載の半導体装置において、前記上記バンプは金属材料にて覆われていることを特徴とする半導体装置。
- 請求項1〜5のいずれか1つに記載の半導体装置において、前記半導体チップの前記裏面を絶縁材にて覆うことを特徴とする半導体装置。
- 請求項6記載の半導体装置において、前記絶縁材はテープ状であることを特徴とする半導体装置。
- 請求項1〜7のいずれか1つに記載の半導体装置において、前記回路形成領域は絶縁膜で覆われており、前記第2の電極パッドは前記絶縁膜上に設けられていることを特徴とする半導体装置。
- 請求項1〜8のいずれか1つに記載の半導体装置において、前記複数の第2の電極パッドは前記複数の第1の電極パッドより前記半導体チップの表面における中央側に配置されていることを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16068698A JP3727172B2 (ja) | 1998-06-09 | 1998-06-09 | 半導体装置 |
US09/140,662 US6229222B1 (en) | 1998-06-09 | 1998-08-26 | Semiconductor device and method of fabricating the same |
TW087114452A TW388975B (en) | 1998-06-09 | 1998-09-01 | Semiconductor device and its fabrication |
KR10-1998-0036521A KR100433863B1 (ko) | 1998-06-09 | 1998-09-04 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16068698A JP3727172B2 (ja) | 1998-06-09 | 1998-06-09 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003195850A Division JP2004031974A (ja) | 2003-07-11 | 2003-07-11 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11354580A JPH11354580A (ja) | 1999-12-24 |
JP3727172B2 true JP3727172B2 (ja) | 2005-12-14 |
Family
ID=15720283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16068698A Expired - Lifetime JP3727172B2 (ja) | 1998-06-09 | 1998-06-09 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6229222B1 (ja) |
JP (1) | JP3727172B2 (ja) |
KR (1) | KR100433863B1 (ja) |
TW (1) | TW388975B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3497722B2 (ja) * | 1998-02-27 | 2004-02-16 | 富士通株式会社 | 半導体装置及びその製造方法及びその搬送トレイ |
WO2000048247A1 (en) * | 1999-02-15 | 2000-08-17 | Hitachi, Ltd. | Semiconductor device, method of manufacture thereof, electronic device |
TW465064B (en) * | 2000-12-22 | 2001-11-21 | Advanced Semiconductor Eng | Bonding process and the structure thereof |
JP2004079951A (ja) * | 2002-08-22 | 2004-03-11 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03104141A (ja) | 1989-09-18 | 1991-05-01 | Seiko Epson Corp | 半導体装置 |
JPH07221262A (ja) * | 1994-02-07 | 1995-08-18 | Hitachi Ltd | 半導体モジュール |
JP3449796B2 (ja) | 1994-08-18 | 2003-09-22 | ソニー株式会社 | 樹脂封止型半導体装置の製造方法 |
JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
JP2792532B2 (ja) * | 1994-09-30 | 1998-09-03 | 日本電気株式会社 | 半導体装置の製造方法及び半導体ウエハー |
JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
JP2859194B2 (ja) * | 1996-01-30 | 1999-02-17 | 九州日本電気株式会社 | プラスチックパッケージ型半導体集積回路及びその製造 方法 |
JP3385604B2 (ja) * | 1996-05-08 | 2003-03-10 | ソニー株式会社 | はんだバンプの形成方法 |
US5933752A (en) * | 1996-11-28 | 1999-08-03 | Sony Corporation | Method and apparatus for forming solder bumps for a semiconductor device |
JP2870530B1 (ja) * | 1997-10-30 | 1999-03-17 | 日本電気株式会社 | スタックモジュール用インターポーザとスタックモジュール |
-
1998
- 1998-06-09 JP JP16068698A patent/JP3727172B2/ja not_active Expired - Lifetime
- 1998-08-26 US US09/140,662 patent/US6229222B1/en not_active Expired - Lifetime
- 1998-09-01 TW TW087114452A patent/TW388975B/zh not_active IP Right Cessation
- 1998-09-04 KR KR10-1998-0036521A patent/KR100433863B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH11354580A (ja) | 1999-12-24 |
KR100433863B1 (ko) | 2004-11-09 |
US6229222B1 (en) | 2001-05-08 |
KR20000004851A (ko) | 2000-01-25 |
TW388975B (en) | 2000-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3967133B2 (ja) | 半導体装置及び電子機器の製造方法 | |
US7982319B2 (en) | Semiconductor device with improved resin configuration | |
US6930396B2 (en) | Semiconductor device and method for manufacturing the same | |
KR100368698B1 (ko) | 반도체패키지와,그것을이용한반도체장치및그제조방법 | |
KR100401020B1 (ko) | 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지 | |
US7633144B1 (en) | Semiconductor package | |
JP3450238B2 (ja) | 半導体装置及びその製造方法 | |
JP3055619B2 (ja) | 半導体装置およびその製造方法 | |
JPH1117048A (ja) | 半導体チップパッケージ | |
KR20000076871A (ko) | 반도체장치 | |
JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2001007472A (ja) | 電子回路装置およびその製造方法 | |
JP3727172B2 (ja) | 半導体装置 | |
JPH08213520A (ja) | 半導体装置及びその製造方法 | |
US7847414B2 (en) | Chip package structure | |
JPH07273243A (ja) | 半導体パッケージ | |
JP3339881B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US6911721B2 (en) | Semiconductor device, method for manufacturing semiconductor device and electronic equipment | |
JPH08153747A (ja) | 半導体チップおよびそれを用いた半導体装置 | |
KR100401018B1 (ko) | 반도체패키지를 위한 웨이퍼의 상호 접착 방법 | |
JPH10116936A (ja) | 半導体パッケージ | |
JP2004031974A (ja) | 半導体装置の製造方法 | |
JP3554656B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP3182378B2 (ja) | 半導体装置および混成集積回路装置 | |
JP3316532B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040402 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20041008 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20041022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050927 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081007 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131007 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |