JP3182378B2 - 半導体装置および混成集積回路装置 - Google Patents

半導体装置および混成集積回路装置

Info

Publication number
JP3182378B2
JP3182378B2 JP20653297A JP20653297A JP3182378B2 JP 3182378 B2 JP3182378 B2 JP 3182378B2 JP 20653297 A JP20653297 A JP 20653297A JP 20653297 A JP20653297 A JP 20653297A JP 3182378 B2 JP3182378 B2 JP 3182378B2
Authority
JP
Japan
Prior art keywords
island
resin
semiconductor chip
integrated circuit
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20653297A
Other languages
English (en)
Other versions
JPH1154694A (ja
Inventor
誠 坪野谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP20653297A priority Critical patent/JP3182378B2/ja
Publication of JPH1154694A publication Critical patent/JPH1154694A/ja
Application granted granted Critical
Publication of JP3182378B2 publication Critical patent/JP3182378B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数の半導体チッ
プをモールドしつつ、外形寸法の薄型化が可能な半導体
装置に関する。
【0002】
【従来の技術】近年の電子機器、例えば、パーソナルコ
ンピュータ、電子手帳等の携帯情報処理装置、8mmビ
デオカメラ、携帯電話、カメラ、液晶テレビ等において
用いられる配線基板は、電子機器本体の小型化に伴い、
その内部に使用される実装基板(混成集積回路基板)も
高密度小型化、軽量化の傾向にある。
【0003】そのため、例えば、特開昭55ー1111
517号のように、1つのパッケージ内に複数の半導体
チップを封止する技術が注目され、実現化する動きが出
てきた。これは、外形寸法に余裕のあるDIP型パッケ
ージよりは、表面実装型の、しかも薄型のパッケージの
方が、全体としてのメリットが大きいからである。その
ため、特願平9−55174号の如き技術、図5のよう
な構造が開発された。
【0004】図中、10、11は各々第1と第2の半導
体チップを示している。第1と第2の半導体チップ1
0、11のシリコン表面には、前工程において各種の能
動、受動回路素子が形成され、更にはチップの周辺部分
に外部接続用のボンディングパッド12が形成されてい
る。そのボンディングパッド12を被覆するようにシリ
コン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜など
のパッシベーション皮膜が形成され、ボンディングパッ
ド12の上部は電気接続のために開口されている。
【0005】第1の半導体チップ10はリードフレーム
のアイランド13上にエポキシ系導電接着剤14または
絶縁性接着剤によりダイボンドされ、更に第2の半導体
チップ11は第1の半導体チップ10の前記パッシベー
ション皮膜上に絶縁性のエポキシ系接着剤15により固
着されている。半導体チップ10、11表面のボンディ
ングパッド12には、金線等のボンディングワイヤ16
の一端がワイヤボンドされており、ボンディングワイヤ
16の他端は外部導出用のリード端子17の先端部にワ
イヤボンドされている。これで、各々のボンディングパ
ッド12と各リード17とを電気的に接続している。
【0006】半導体チップ10、11、リード端子17
の先端部、およびワイヤ16を含む主要部は、周囲をエ
ポキシ系の熱硬化樹脂18でモールドされ、パッケージ
化される。樹脂18の外部に導出されたリード端子17
は一端下方に曲げられ、再度曲げられてZ字型にフォー
ミングされている。このフォーミング形状は、リード端
子17の裏面側固着部分17bをプリント基板に形成し
た導電パターンに対向接着する、表面実装用途の為の形
状である。
【0007】
【発明が解決しようとする課題】前述したように表面実
装型にZフォーミングされたリードを有する半導体装置
は、プリント基板、セラミック基板、表面が絶縁処理さ
れた金属基板等(以下混成集積回路基板と総称する。)
に実装される。この混成集積回路基板20には、パター
ン化された配線が貼着され、ここに半導体装置が図5の
ように実装される。実装方法は、半田リフロー炉に、前
記半導体装置が仮固定された混成集積回路基板が導入さ
れ、温度240度程度で半田を溶融し、リード端子と混
成集積回路基板の配線が電気的に固着される。
【0008】しかしアイランド13と第1の半導体チッ
プ10との間には、エポキシ系接着剤14が介在してお
り、中に吸湿された湿気が膨張し、アイランド13を外
側に湾曲させる問題があった。特に軽薄短小の意味から
リードフレームも125μmと薄く形成され、この湾曲
を更に助長させていた。そのため、外側に湾曲されたア
イランド13が先に混成集積回路基板20に当接し、本
来混成集積回路基板20に当接しなければならないリー
ド端子の当接面17bは、矢印Sのように隙間を発生す
る不具合が生じた。この不具合により、本来全てのリー
ド端子が半田固着されなければならないのに、一部電気
的に接続されない部分が発生してしまう問題が発生し
た。
【0009】
【課題を解決するための手段】本発明は、前述した課題
に鑑みてなされ、リードの折り曲げ方向を逆にして、ア
イランドの露出面が上を向くように前記リード端子を曲
げ加工する事で解決するものである。たとえアイランド
がリフローにより湾曲しても、この部分は半導体装置の
上部になるため、リード端子と封止樹脂底面とは実質同
一面となり、完全な半田固着が実現できる。
【0010】従って本半導体装置が実装された混成集積
回路基板は、半田不良が低減でき、歩留まりの高い混成
集積回路装置が供給できる。
【0011】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。図4は、本半導体装
置の平面図であり、図3は背面図である。また図4に於
けるA−A線断面図が図1であり、B−B線断面図が図
2である。図中、100、101は各々第1と第2の半
導体チップを示している。第1と第2の半導体チップ1
00、101のシリコン表面には、前工程において各種
の能動、受動回路素子が形成され、更にはチップの周辺
部分に外部接続用のボンディングパッド102が形成さ
れている。そのボンディングパッド102を被覆するよ
うにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶
縁膜などのパッシベーション皮膜が形成され、ボンディ
ングパッド102の上部は電気接続のために開口されて
いる。
【0012】第1の半導体チップ100はリードフレー
ムのアイランド103上にAgペーストなどのエポキシ
系導電接着剤またはエポキシ系の絶縁性の接着剤104
によりダイボンドされ、更に第2の半導体チップ101
は第1の半導体チップ100の前記パッシベーション皮
膜上に絶縁性のエポキシ系接着剤105により固着され
ている。
【0013】半導体チップ100、101表面のボンデ
ィングパッド102には、金線等のボンディングワイヤ
106の一端がワイヤボンドされており、ボンディング
ワイヤ106の他端は外部導出用のリード端子107の
先端部にワイヤボンドされている。これで、各々のボン
ディングパッド102と各リード107とを電気的に接
続している。
【0014】半導体チップ100、101、リード端子
17の先端部、およびワイヤ106を含む主要部は、周
囲をエポキシ系の熱硬化樹脂108でモールドされ、パ
ッケージ化される。リード端子107はパッケージ側壁
の、樹脂108の厚みの約半分の位置から外部に導出さ
れる。リード107から上側の樹脂厚みt1と下側の樹
脂厚みt2とはほぼ同等の厚みである。そして、樹脂1
08の外部に導出されたリード端子107は,アイラン
ド103が露出する面とは反対向き、図1では下方に曲
げられ、再度曲げられてZ字型にフォーミングされてい
る。このフォーミング形状は、リード端子107の裏面
側固着部分を混成集積回路基板に形成した導電パターン
に対向接着する、表面実装用途の為の形状である。
【0015】本発明の特徴は、アイランド103の露出
部分を上方に配置することにある。前述したように接着
剤104は、吸湿した水分がガス状になり樹脂が矢印の
ように膨張する、いわゆるポップコーン現象を引き起こ
し、図1のように外に湾曲することがある。しかし、こ
の湾曲した部分が、図1のように上向きに成っているた
め、図5のような隙間Sを発生させずに済み、隙間Sに
よる電気的不良を無くすことができる。
【0016】この半導体装置は、Zフォーミングのみが
従来と逆であり、ここまでは、従来の製法と同じであ
り、アイランド103上のチップ配置から封止まで、図
5のような上下関係で組み立てられてゆく。つまり図1
や図2を180度回転させて上下を逆にして参照すれ
ば、先ずリードフレームの状態でアイランド103の4
隅に設けた保持用タイバー109に段付け加工を施すこ
とにより、アイランド103の高さとリード端子先端部
107との高さを異ならしめておき、アイランド103
に第1と第2の半導体チップ100、101をダイボン
ドし、ボンディングパッド102とリード端子の先端部
107とをワイヤボンドし、次いでアイランド103部
分が上下金型に設けたキャビティ内に位置するように、
リードフレームの枠体とリード端子107を上下金型で
挟み固定し、斯る状態で樹脂を注入、硬化させることに
より得ることができる。
【0017】前記リードフレームは、板厚が150〜2
00μの銅系または鉄系の板状素材をエッチング加工又
はパンチング加工することによりアイランド103、リ
ード端子107等の各パーツを成形したもので、モール
ド工程後に切断されるまでは各パーツはリードフレーム
の枠体に保持されている。保持された状態でリード端子
の先端部と前記枠体とは高さが一致しており、アイラン
ド103だけが段付け加工されて高さが異なる。その為
完成後の装置ではアイランド103を保持するタイバー
109は樹脂108内部で上方に折り曲げられ、リード
104の高さと一致する位置で再びほぼ水平に延在し、
そして樹脂108表面に切断面が露出して終端する。
【0018】各半導体チップ100、101は、組立工
程直前にバックグラインド工程により裏面を研磨して2
50〜300μの厚みにしている。リード端子107の
板厚(図1の図示t3)は約130μである。板状材料
から同時に形成するのでアイランド103の板厚も同じ
値であり、この値は各パーツの機械的強度を保つほぼ限
界の値である。
【0019】本願発明者が目標とした1mm厚みのパッ
ケージの場合、アイランド103の高さがリード端子1
07の高さとほぼ一致しているような従来設計では、リ
ード端子107の板厚t3を差し引くと、上側の樹脂1
08の肉厚t2は約430μ程度しかなく、前記430
μに第1と第2の半導体チップ10、11を積層して収
納することは当然不可能である。
【0020】そこで、アイランド103の高さを限界ま
で下げ、アイランド103の裏面を樹脂108の表面に
露出させるようにモールドする事で樹脂の肉厚に余裕を
持たせた。アイランドの裏面は樹脂108の表面と平坦
面を構成し、これはキャビティ内にリードフレームをセ
ットするときに、アイランド裏面が下金型のキャビティ
表面に当接するように設置し、樹脂封止する事で得るこ
とができる。アイランド103の位置を下げたので、ア
イランド103の板厚と、第1と第2の半導体チップ1
00、101の厚み、および接着剤104、105の厚
み(各々30〜40μは必要である)を差し引いても、
第2の半導体チップ101の上方に240〜300μの
樹脂18の厚みを残すことが可能になった。この値は、
ワイヤボンド工程におけるワイヤ106のループ高さの
点をも解決できる値である。
【0021】このように、モールド時に、アイランド1
03の裏面が樹脂108の下面に露出するようにその位
置を配置したことにより、樹脂108の肉厚に余裕を持
たせることができ、樹脂の外形寸法を薄型化できるもの
である。これにより、1パッケージ内に複数の半導体チ
ップ100、101を積層しても外形寸法の厚みを押し
上げることのない半導体装置を提供することができる。
【0022】従って、リードフレームの変更だけで金型
や試験測定装置などの従来設備をそのまま利用すること
ができ、新たな設備投資が必要ないので製品のコストダ
ウンが可能である。しかも半導体チップ100、101
の厚みを必要以上に薄くせずに済み、シリコンウェハの
機械的強度を保てるので、バックグラインド工程以降の
ウェハの取り扱い性にも優れる。
【0023】ところで、半導体チップ100、101を
積層し、同じ側からワイヤ106を打つことから、第1
の半導体チップ100には、その表面に形成するボンデ
ィングパッド102が露出するように第2の半導体チッ
プ101よりサイズが大きくなければならないという制
限が加わる。故にアイランド103を第1の半導体チッ
プ100より大きくするような設計を行うと、樹脂10
8の下面の大部分にアイランド103の裏面が露出する
ような形状になり、アイランド103と樹脂108との
熱膨張係数との差に起因するパッケージのそりが発生す
る危惧がある。
【0024】そこで、アイランド103のサイズを第1
の半導体チップ100より小さいサイズにすることで熱
膨張係数が樹脂108より小さい素材からなるアイラン
ド103の面積を減らし、収縮率の差を小さくして上記
パッケージのそりを回避することができる。この時、ア
イランド保持用のタイバー109は第1の半導体チップ
100を迂回すると共に、複数のチップサイズに対応さ
せるため、アイランド103と水平にある程度延在させ
た後、上方に折り曲げる。結果、タイバー109の前記
水平に延在させた部分の裏面を樹脂の表面に露出するよ
うな形状でモールドする。前記水平に延在させた部分
は、樹脂108との密着力を増大させるという作用もあ
る。
【0025】また以上のような説明により完成された半
導体素装置は、混成集積回路基板120に実装される。
本混成集積回路基板120は、セラミック、プリント基
板等の絶縁材料より成る基板、または表面を絶縁処理し
た金属基板が採用される。これらの混成集積回路基板に
は、銅の配線パターンが形成され、この上に半導体装置
が半田で実装される。
【0026】ここでアイランド103の突出部が上に形
成されているため、リード端子の当接面は、全てが配線
パターンの半田付けされるべき電極に全て当接されるの
で、従来のような隙間Sを発生しないため、半田付けの
不良なく接続できる。
【0027】
【発明の効果】以上に説明した通り、本発明によれば、
リードの折り曲げ方向を逆にして、アイランドの露出面
が上を向くように前記リード端子を曲げ加工したので、
たとえアイランドがリフローによる温度で湾曲しても、
この部分は半導体装置の上部になるため、リード端子と
封止樹脂底面とは実質同一面となり、完全な半田固着が
実現できる。
【0028】従って本半導体装置が実装された混成集積
回路基板は、半田不良が低減でき、歩留まりの高い混成
集積回路装置が供給できる。
【図面の簡単な説明】
【図1】本発明を説明するための半導体装置の断面図で
ある。
【図2】本発明を説明するための半導体装置の断面図で
ある。
【図3】本発明を説明するための半導体装置の裏面図で
ある。
【図4】本発明を説明するための半導体装置の平面図で
ある。
【図5】従来の半導体装置を説明するための断面図であ
る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 25/04 - 25/075 H01L 25/16 H01L 25/18 H01L 23/50 H01L 23/28

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 アイランドの表面に接着剤で固着した第
    1の半導体チップと、前記第1の半導体チップ上に固着
    された第2の半導体チップと、前記半導体チップの周囲
    を封止する樹脂と、前記半導体チップの近傍から延在さ
    れ、前記樹脂外部に導出されるリード端子と、前記半導
    体チップの表面に形成したボンディングパッドと前記リ
    ード端子とを電気的に接続する手段とを備え、混成集積
    回路基板と当接される前記リード端子面と前記樹脂の表
    面が実質同一面となる半導体装置に於いて、前記アイランドのサイズを前記第1の半導体チップのサ
    イズより小さくして前記樹脂との収縮率の差を小さくす
    るとともに 前記アイランドの裏面側を前記樹脂の表面に
    露出するように樹脂封止し、且つ前記アイランドの露出
    面が上を向くように前記リード端子を曲げ加工したこと
    を特徴とする半導体装置。
  2. 【請求項2】 表面に導電路が形成された混成集積回路
    基板と、前記導電路に固着された能動素子および/また
    は受動素子を有する半導体素子と、 前記導電路および前記半導体素子を含めて所定の回路が
    実現される混成集積回路装置に於いて、 前記半導体素子は、封止樹脂面、混成集積回路基板と当
    接されるリード端子面が実質同一面となる半導体装置で
    あり、アイランドの表面には該アイランドのサイズより
    大きい半導体チップが接着剤で固着され且つ前記封止樹
    脂と前記アイランドの収縮率の差を小さくするととも
    、前記アイランド裏面が封止樹脂表面に露出し、この
    露出面が上を向くように実装されていることを特徴とし
    た混成集積回路装置。
JP20653297A 1997-07-31 1997-07-31 半導体装置および混成集積回路装置 Expired - Fee Related JP3182378B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20653297A JP3182378B2 (ja) 1997-07-31 1997-07-31 半導体装置および混成集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20653297A JP3182378B2 (ja) 1997-07-31 1997-07-31 半導体装置および混成集積回路装置

Publications (2)

Publication Number Publication Date
JPH1154694A JPH1154694A (ja) 1999-02-26
JP3182378B2 true JP3182378B2 (ja) 2001-07-03

Family

ID=16524938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20653297A Expired - Fee Related JP3182378B2 (ja) 1997-07-31 1997-07-31 半導体装置および混成集積回路装置

Country Status (1)

Country Link
JP (1) JP3182378B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2293514B (en) * 1994-09-22 1999-03-17 British Broadcasting Corp Video signal processing
JP6927179B2 (ja) * 2018-10-12 2021-08-25 Tdk株式会社 電気部品の積層体とその製造方法

Also Published As

Publication number Publication date
JPH1154694A (ja) 1999-02-26

Similar Documents

Publication Publication Date Title
JP3967133B2 (ja) 半導体装置及び電子機器の製造方法
US6084310A (en) Semiconductor device, lead frame, and lead bonding
KR970006533B1 (ko) 반도체장치 및 그 제조방법
US6982485B1 (en) Stacking structure for semiconductor chips and a semiconductor package using it
JP3055619B2 (ja) 半導体装置およびその製造方法
KR20030018642A (ko) 스택 칩 모듈
JP2002270717A (ja) 半導体装置
JP3182378B2 (ja) 半導体装置および混成集積回路装置
JP3203200B2 (ja) 半導体装置
JPH10256473A (ja) 半導体装置
JPH10335366A (ja) 半導体装置
JP2000349222A (ja) リードフレーム及び半導体パッケージ
KR100726762B1 (ko) 반도체 리드프레임과 이를 채용한 반도체 패키지
JP3727172B2 (ja) 半導体装置
JPH10116936A (ja) 半導体パッケージ
JP3495566B2 (ja) 半導体装置
KR100444168B1 (ko) 반도체패키지
JP3545171B2 (ja) 半導体装置
JP3182374B2 (ja) 半導体装置
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자
KR200172710Y1 (ko) 칩 크기의 패키지
JPH08181165A (ja) 半導体集積回路
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
JP3170253B2 (ja) 半導体装置の製造方法
KR200278535Y1 (ko) 칩 크기 패키지

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090420

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090420

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100420

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110420

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120420

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120420

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130420

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130420

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140420

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees