JP3545171B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、外形寸法の薄型化が可能な半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の封止技術として最も普及しているのが、半導体チップの周囲を熱硬化性のエポキシ樹脂で封止するトランスファーモールド技術である。半導体チップの支持素材としてリードフレームを用いており、リードフレームのアイランドに半導体チップをダイボンドし、半導体チップのボンディングパッドとリードをワイヤでワイヤボンドし、所望の外形形状を具備する金型内にリードフレームをセットし、金型内にエポキシ樹脂を注入、これを硬化させることにより製造される。
【０００３】
一方、各種電子機器に対する小型、軽量化の波はとどまるところを知らず、これらに組み込まれる半導体装置にも、一層の大容量、高機能、高集積化が望まれている。
そこで、以前から発想としては存在していた（例えば、特開昭５５ー１１１１５１７号）、１つのパッケージ内に複数の半導体チップを封止する技術が注目され、実現化する動きが出てきた。つまり、アイランド上に第１の半導体チップを固着し、第１の半導体チップの上に第２の半導体チップを固着し、対応するボンディングパッドとリードとをボンディングワイヤで接続し、樹脂で封止したものである。
【０００４】
【発明が解決しようとする課題】
この構造は、コストアップになるにも拘わらず、複数のチップを一体化させることにより、軽薄短小化が実現できるものである。しかしながら、半導体チップには、その表面に形成した回路素子の支持基板としてある程度の機械的強度を持たせる必要性から、最低でも約２００μ程度の厚みが必須となり、樹脂には、半導体装置の耐湿性の点、およびボンディングワイヤのループ高さ等の点で、半導体チップの上方に最低でも約２００μ程度の肉厚を確保したい。これら製造上から要求される厚みを全て取り込み、且つ２つ以上のチップを重ね合わせることは、結局樹脂の外形寸法を大型化させることになり、従来より準備されているパッケージの外形寸法に収まらないと言う欠点があった。
【０００５】
【課題を解決するための手段】
本発明は、前述の課題に鑑みてなされ、第１に、第２の半導体チップを、第１の半導体チップの上にフェイスダウンで半田固着し、前記第２の半導体チップ側の半田を第１の半導体チップ側の半田よりも高融点にすることで解決するものである。ワイヤボンドする必要が無くなるために、金属細線に必要な高さまで樹脂厚を要求されない。従ってその分樹脂の厚みを薄くでき、且つフェイスダウンする側のチップに形成された半田ボールを高融点にすることで、半田溶融時、半田ボールが落下せずに済む。そのため、簡単にフェイスダウンの２階建て構造が実現できる。
【０００６】
第２として、第２の半導体チップを、第１の半導体チップの上にフェイスダウンで半田固着し、第２の半導体チップ側の半田は、第１の半導体チップ側の半田よりも高融点とし、第２の半導体チップが前記第１の半導体チップよりも外側に突出して非重畳部を形成し、この突出した非重畳部に対応する第２の半導体チップの裏面と当接し、前記第２の半導体チップを支持する第１の支持リードを設けることで解決するものである。第１の課題で述べた効果以外に、リードフレームのアイランドを省略しているため、更に封止樹脂の厚みを減らすことができる。
【０００７】
【発明の実施の形態】
以下に本発明の一実施の形態を図１（図２のＡ−Ａ断面図）および図２を参照して詳細に説明する。
図中、５０、５１は各々第１と第２の半導体チップを示している。第１と第２の半導体チップ５０、５１のシリコン表面には、前工程において各種の能動、受動回路素子が形成され、更に第１の半導体チップ５０の周辺部分に外部接続用のボンディングパッド５２が形成されている。そのボンディングパッド５２を被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション皮膜が形成され、ボンディングパッド５２の上部は電気接続のために開口されている。
【０００８】
また半田バンプ５３、５４が形成されている。例えば第１の半導体チップ５０（一層メタル製品）に於いて、第１層目のＡｌ電極は、半導体層表面に形成された熱酸化やＣＶＤによるシリコン酸化膜の上に配置され、更に全面にグラス膜、シリコン窒化膜、シリコン酸化膜、ＴＥＯＳ膜またはＰＩＸ等の第２層目の絶縁膜（パシベーション被膜）が形成されている。またこの第２層目の絶縁膜がエッチングされ、前記第１層目のＡｌ電極（第２の半導体チップとの接続が必要な部分）が露出され、ここには少なくとも表面が半田接続可能なバリアメタルが形成され、この上に半田バンプ５３形成されている。二層メタル製品では、第２層目のＡｌ電極の上に前記パシベーション膜が形成され、この開口部から露出された部分に半田バンプが形成されている。
【０００９】
第２の半導体チップ５１でも同様に、第１の半導体チップと電気的接続が必要な部分に前述したような構造で半田バンプ５４が形成されている。
前記第１の半導体チップ５０はリードフレームのアイランド５５上に接着性絶縁材料５６によりダイボンドされ、更に第２の半導体チップ５１は第１の半導体チップ５０と面対向されて前記半田バンプ５３、５４を介して接続されている。
【００１０】
半導体チップ５０の周囲のボンディングパッド５７には、金線等のボンディングワイヤ５８の一端がワイヤボンドされており、ボンディングワイヤ５８の他端は外部導出用のリード端子５９の先端部にワイヤボンドされている。これで、各々のボンディングパッド５７と各リード５９とを電気的に接続している。
半導体チップ５０、５１、リード端子５９の先端部、およびワイヤ５８を含む主要部は、周囲をエポキシ系の熱硬化樹脂６０でモールドされ、パッケージ化される。リード端子５９は、パッケージ側壁から外部に導出される。また樹脂６０の外部に導出されたリード端子５９は一端下方に曲げられ、再度曲げられてＺ字型にフォーミングされている。このフォーミング形状は、リード端子５９の裏面側固着部分をプリント基板に形成した導電パターンに対向接着する、表面実装用途の為の形状である。
【００１１】
本発明の特徴は、前記半田バンプにある。つまり第１の半導体チップ５０が固着されたアイランド５５を加熱して半田バンプを接続するが、第２の半田バンプ５４の融点が第１の半田バンプよりも高いため、融けて半田の自重により落下することが無くなる。例えば、半田リフローに於いて、第１の半田バンプ融点と第２の半田バンプ融点の間の温度に加熱することで、両者の半田バンプ接触部は融けて接続される。
【００１２】
従って２つのチップの間をワイヤーで接続する必要が無くなるので、封止樹脂６０の高さを低減できる。
続いて第２の実施の形態について図３および図４について説明する。
図中、８０、８１は各々第１と第２の半導体チップを示している。第１の半導体チップ８０のシリコン表面には、前工程において各種の能動、受動回路素子が形成され、更にはチップの周辺部分に外部接続用のボンディングパッド８２が形成されている。そのボンディングパッド８２を被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション皮膜が形成され、ボンディングパッド８２の上部は電気接続のために開口されている。
【００１３】
第２の半導体チップ８１は第１の半導体チップ８０と半田バンプ８３、８４を介して固着されている。
ここで第１の半導体チップ８０と第２の半導体チップ８１は、そのサイズが異なり、少なくとも第２の半導体チップ８１の左右の側辺が第１の半導体チップ８０の側辺から突出し、非重畳部を形成している。つまり第２の半導体チップ８１の左右の側辺およびその近傍に対応する裏面は、第１の半導体チップ８０が存在せず空間となっている。
【００１４】
本発明の特徴は、前述同様に半田バンプにある。つまり第１の半導体チップ８０を加熱して半田バンプを接続するが、第２の半田バンプ８４の融点が第１の半田パンプ８３よりも高いため、融けて半田の自重により落下することが無くなる。例えば半田リフローに於いて、第１の半田バンプ融点と第２の半田バンプ融点の間に加熱することで、両者の半田バンプ接触部は、共晶して融けて接続される。
【００１５】
また第２の特徴として、前記非重畳部である空間に支持リード８５を配置し、この支持リードをアイランド代わりに使用し、アイランドの分だけ封止樹脂厚を低減している所にある。
具体的には先ず、第２の半導体チップ８１の左右の側辺、特に４つの角部の近傍に位置する領域に、第１の支持リード８５を配置することである。
【００１６】
ここで支持リードは、２階建ての半導体チップが支えられれば良く、左右に１本づつでもよいし、一方の側辺に２本他方の側辺に１本の３本で支えても良い。また本願では４本であるが、それ以上で支えても良い。
また支持リードと第２の半導体チップ８１裏面とは、相互の固着を考慮して接着剤が塗布されている。しかし塗布されなくても良い。支持リードは、単にチップを支えていれば良く、ボンディング時にも２階建てのチップは、ボンダーの治具で支えることが可能であるからである。またワイヤーボンディングが終了すれば、チップはワイヤーでも支えられることになる。
【００１７】
支持リードは、非重畳部に位置する第２の半導体チップ８１の裏面に延在されているので、別途アイランドを設けなくともすむ。また支持リードの厚みを第１の半導体チップ５０の厚みと同じか、それよりも薄く形成することで、支持リードが封止樹脂から露出されるのを防止できる。
つづいて半導体チップ８０、８１表面のボンディングパッド８２には、金線等のボンディングワイヤ８６の一端がワイヤボンドされており、ボンディングワイヤ８６の他端は外部導出用のリード端子８７の先端部にワイヤボンドされている。これで、各々のボンディングパッド８２と各リード８７とを電気的に接続している。
【００１８】
半導体チップ８０、８１、リード端子の先端部８７、およびワイヤ８６を含む主要部は、周囲をエポキシ系の熱硬化樹脂８８でモールドされ、パッケージ化される。
【００１９】
【発明の効果】
以上に説明した通り、本発明によれば、第１に、第２の半導体チップを半田ボールを用いたフェイスダウン構造で接続して、封止樹脂厚を低減する構造に於いて、第２の半導体チップの半田ボールを高融点にすることで、第１の半導体チップへの半田落下を防止することができる。従って歩留まりの向上された封止樹脂厚の薄いパッケージが実現できる。
【００２０】
第２に、突出した非重畳部に対応する第２の半導体チップの裏面に第１の支持リードを当接させ、２階建てのチップをこの支持リードで支持することにより、第２の半導体チップを支持でき、従来用いていたアイランドを省略することができる。そのため半田ボールを使用すること、支持リードを使用してアイランドの厚み分を減らせ、パッケージの厚みを更に薄くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための半導体装置の断面図である。
【図２】図１に対応した平面図である。
【図３】本発明の第２の実施の形態を説明するための半導体装置の断面図である。
【図４】図３に対応した平面図である。
【図５】従来例を説明するための平面図である。

Claims (1)

  1. 第１の半導体チップと、
    この第１の半導体チップの上に固着された第２の半導体チップと、
    少なくとも前記第１の半導体チップの相対向する一方の側辺対の近傍まで延在されるリードと、
    前記リードと前記第１の半導体チップを電気的に接続する接続手段と、
    前記第１の半導体チップ、第２の半導体チップ、リードおよび接続手段を封止する樹脂とを備え、
    前記第２の半導体チップは、前記第１の半導体チップの上にフェイスダウンで半田固着され、
    前記第２の半導体チップ側の半田は、第１の半導体チップ側の半田よりも高融点の半田が用いられ、
    他方の側辺対に対応する位置には、前記第２の半導体チップが前記第１の半導体チップよりも外側に突出して非重畳部を形成し、この突出した非重畳部に対応する第２の半導体チップの裏面と機械的に当接し、前記第２の半導体チップを支持する第１の支持リードが設けられていることを特徴とした半導体装置。
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US6482680B1 (en) * 2001-07-20 2002-11-19 Carsem Semiconductor Sdn, Bhd. Flip-chip on lead frame
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