JPH11135669A - Csp型半導体装置 - Google Patents
Csp型半導体装置Info
- Publication number
- JPH11135669A JPH11135669A JP10041414A JP4141498A JPH11135669A JP H11135669 A JPH11135669 A JP H11135669A JP 10041414 A JP10041414 A JP 10041414A JP 4141498 A JP4141498 A JP 4141498A JP H11135669 A JPH11135669 A JP H11135669A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- type semiconductor
- connection terminal
- insulating member
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 接着剤の塗布状態を工夫して更に小型化が可
能なCSP型半導体装置を提供する。 【解決手段】 周囲に開口部が形成された第1の絶縁部
材層11の上面にダイボンディング剤13を介して接合
される半導体素子14が封止樹脂21によって覆われた
CSP型半導体装置10において、ダイボンディング剤
13が半導体素子14の側面からはみ出さないように形
成され、更に、ダイボンディング剤13の未充填部分に
は封止樹脂21が充填されている。
能なCSP型半導体装置を提供する。 【解決手段】 周囲に開口部が形成された第1の絶縁部
材層11の上面にダイボンディング剤13を介して接合
される半導体素子14が封止樹脂21によって覆われた
CSP型半導体装置10において、ダイボンディング剤
13が半導体素子14の側面からはみ出さないように形
成され、更に、ダイボンディング剤13の未充填部分に
は封止樹脂21が充填されている。
Description
【0001】
【発明の属する技術分野】本発明は、ランドグリッドア
レイ(LGA)、ボールグリッドアレイ(BGA)タイ
プの半導体装置に係り、特に、半導体素子を接合するダ
イボンディング剤の塗布範囲を狭めることによって、更
に小型化することが可能なCSP型半導体装置に関す
る。
レイ(LGA)、ボールグリッドアレイ(BGA)タイ
プの半導体装置に係り、特に、半導体素子を接合するダ
イボンディング剤の塗布範囲を狭めることによって、更
に小型化することが可能なCSP型半導体装置に関す
る。
【0002】
【従来の技術】電気、電子部品の高性能化に伴い、半導
体装置の高集積化及び高密度化が強く望まれており、こ
れに対応した多ピン用の半導体装置のパッケージ構造と
して、半導体素子の周囲の導体基板の突出幅を最小限に
したCSP(CHIP SEIZED PACKAG
E)型半導体装置が提案されている。図3に従来例に係
るCSP型半導体装置の一例を示す。図に示すように、
従来例に係るCSP型半導体装置50は、裏面に導体回
路パターン51が形成されたポリイミド樹脂等からなる
第1の絶縁部材層52の上部に銀ペースト等の接着剤5
3を介して半導体素子54が搭載されている。そして、
第1の絶縁部材層52の周囲に形成された開口部52a
から露出する導体回路パターン51の各接続端子55と
半導体素子54の対応する各パッド56とはボンディン
グワイヤ57で連結され、エポキシ樹脂58等で樹脂封
止されている。一方、導体回路パターン51の他方側の
各端子には、半田ボール59が設けられて、その周囲は
ソルダーカバーレジスト等からなる第2の絶縁部材層6
0で樹脂封止されている。
体装置の高集積化及び高密度化が強く望まれており、こ
れに対応した多ピン用の半導体装置のパッケージ構造と
して、半導体素子の周囲の導体基板の突出幅を最小限に
したCSP(CHIP SEIZED PACKAG
E)型半導体装置が提案されている。図3に従来例に係
るCSP型半導体装置の一例を示す。図に示すように、
従来例に係るCSP型半導体装置50は、裏面に導体回
路パターン51が形成されたポリイミド樹脂等からなる
第1の絶縁部材層52の上部に銀ペースト等の接着剤5
3を介して半導体素子54が搭載されている。そして、
第1の絶縁部材層52の周囲に形成された開口部52a
から露出する導体回路パターン51の各接続端子55と
半導体素子54の対応する各パッド56とはボンディン
グワイヤ57で連結され、エポキシ樹脂58等で樹脂封
止されている。一方、導体回路パターン51の他方側の
各端子には、半田ボール59が設けられて、その周囲は
ソルダーカバーレジスト等からなる第2の絶縁部材層6
0で樹脂封止されている。
【0003】
【発明が解決しようとする課題】以上のような構成とな
ったCSP型半導体装置50においては、接着剤53が
半導体素子54の底部全面に貼着されているので、半導
体素子54の外側に約0.5mm程度(距離aで示す)
はみ出し、このため、第1の絶縁部材層52の周囲に形
成される開口部52aは、更にその周囲に形成する必要
があった。ここで、仮に、第1の絶縁部材層52の周囲
に形成する開口部52aを半導体素子54の周囲に近接
して配置すると、接着剤53で開口部52aが埋まった
り、あるいは接着剤53に導電性接着剤を使用する場合
には、各接続端子55が接着剤で短絡する等の危険性が
あった。このため、開口部52aの位置は半導体素子5
4の外側から0.5mm以上離隔する必要があり、結果
として、CSP型半導体装置50の端部と半導体素子5
4との間隔bは1.2mm以上になっていた。本発明は
かかる事情に鑑みてなされたもので、接着剤の塗布状態
を工夫して更に小型化が可能なCSP型半導体装置を提
供することを目的とする。
ったCSP型半導体装置50においては、接着剤53が
半導体素子54の底部全面に貼着されているので、半導
体素子54の外側に約0.5mm程度(距離aで示す)
はみ出し、このため、第1の絶縁部材層52の周囲に形
成される開口部52aは、更にその周囲に形成する必要
があった。ここで、仮に、第1の絶縁部材層52の周囲
に形成する開口部52aを半導体素子54の周囲に近接
して配置すると、接着剤53で開口部52aが埋まった
り、あるいは接着剤53に導電性接着剤を使用する場合
には、各接続端子55が接着剤で短絡する等の危険性が
あった。このため、開口部52aの位置は半導体素子5
4の外側から0.5mm以上離隔する必要があり、結果
として、CSP型半導体装置50の端部と半導体素子5
4との間隔bは1.2mm以上になっていた。本発明は
かかる事情に鑑みてなされたもので、接着剤の塗布状態
を工夫して更に小型化が可能なCSP型半導体装置を提
供することを目的とする。
【0004】
【課題を解決するための手段】前記目的に沿う請求項1
記載のCSP型半導体装置は、周囲に開口部が形成され
た第1の絶縁部材層と、該第1の絶縁部材層の裏面側に
配置され、外側接続端子が前記開口部からそれぞれ露出
した複数のリードを備える導体回路パターンと、前記第
1の絶縁部材層の上面にダイボンディング剤を介して接
合される半導体素子と、該半導体素子の各パッドと前記
各外側接続端子をそれぞれ連結するボンディングワイヤ
と、前記半導体素子、各外側接続端子、及び各ボンディ
ングワイヤを覆う封止樹脂と、前記導体回路パターンの
各リードの内側接続端子にそれぞれ接合されている外部
接続端子と、該外部接続端子を除く前記導体回路パター
ンを覆う第2の絶縁部材層とを有するCSP型半導体装
置であって、前記ダイボンディング剤が前記半導体素子
の側面からはみ出さないように形成され、更に、該ダイ
ボンディング剤の未充填部分には前記封止樹脂が充填さ
れている。
記載のCSP型半導体装置は、周囲に開口部が形成され
た第1の絶縁部材層と、該第1の絶縁部材層の裏面側に
配置され、外側接続端子が前記開口部からそれぞれ露出
した複数のリードを備える導体回路パターンと、前記第
1の絶縁部材層の上面にダイボンディング剤を介して接
合される半導体素子と、該半導体素子の各パッドと前記
各外側接続端子をそれぞれ連結するボンディングワイヤ
と、前記半導体素子、各外側接続端子、及び各ボンディ
ングワイヤを覆う封止樹脂と、前記導体回路パターンの
各リードの内側接続端子にそれぞれ接合されている外部
接続端子と、該外部接続端子を除く前記導体回路パター
ンを覆う第2の絶縁部材層とを有するCSP型半導体装
置であって、前記ダイボンディング剤が前記半導体素子
の側面からはみ出さないように形成され、更に、該ダイ
ボンディング剤の未充填部分には前記封止樹脂が充填さ
れている。
【0005】請求項2記載のCSP型半導体装置は、請
求項1記載のCSP型半導体装置において、前記ダイボ
ンディング剤の厚みが30〜65μmの範囲にあるよう
に構成されている。請求項3記載のCSP型半導体装置
は、請求項1又は2記載のCSP型半導体装置におい
て、前記外部接続端子は、前記内側接続端子の表面に、
金、パラジウム等の金属めっきを堆積したバンプからな
るランドグリッドアレイタイプの接続端子からなってい
る。請求項4記載のCSP型半導体装置は、請求項1又
は2記載のCSP型半導体装置において、前記外部接続
端子は、前記内側接続端子に接合して形成される導電性
ボールからなるボールグリッドアレイタイプの接続端子
からなっている。請求項5記載のCSP型半導体装置
は、請求項4記載のCSP型半導体装置において、前記
導電性ボールは半田ボールからなっている。請求項6記
載のCSP型半導体装置は、請求項1〜5のいずれか1
項に記載のCSP型半導体装置において、前記開口部の
内側端面が、前記半導体素子の側面の位置にある。そし
て、請求項7記載のCSP型半導体装置は、請求項1〜
6のいずれか1項に記載のCSP型半導体装置におい
て、前記ダイボンディング剤は、銀ペーストが使用され
ている。
求項1記載のCSP型半導体装置において、前記ダイボ
ンディング剤の厚みが30〜65μmの範囲にあるよう
に構成されている。請求項3記載のCSP型半導体装置
は、請求項1又は2記載のCSP型半導体装置におい
て、前記外部接続端子は、前記内側接続端子の表面に、
金、パラジウム等の金属めっきを堆積したバンプからな
るランドグリッドアレイタイプの接続端子からなってい
る。請求項4記載のCSP型半導体装置は、請求項1又
は2記載のCSP型半導体装置において、前記外部接続
端子は、前記内側接続端子に接合して形成される導電性
ボールからなるボールグリッドアレイタイプの接続端子
からなっている。請求項5記載のCSP型半導体装置
は、請求項4記載のCSP型半導体装置において、前記
導電性ボールは半田ボールからなっている。請求項6記
載のCSP型半導体装置は、請求項1〜5のいずれか1
項に記載のCSP型半導体装置において、前記開口部の
内側端面が、前記半導体素子の側面の位置にある。そし
て、請求項7記載のCSP型半導体装置は、請求項1〜
6のいずれか1項に記載のCSP型半導体装置におい
て、前記ダイボンディング剤は、銀ペーストが使用され
ている。
【0006】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図1は本発明の一実施の形
態に係るCSP型半導体装置の断面図、図2は同一部省
略平面図である。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図1は本発明の一実施の形
態に係るCSP型半導体装置の断面図、図2は同一部省
略平面図である。
【0007】図1、図2に示すように、本発明の一実施
の形態に係るCSP型半導体装置10は、周囲に開口部
23が形成された第1の絶縁部材層11と、第1の絶縁
部材層11の裏面側に配置された導体回路パターン12
と、第1の絶縁部材層11の上面にダイボンディング剤
13を介して接合された半導体素子14と、導体回路パ
ターン12の各リード15の外側接続端子16と半導体
素子14の各パッド17を連結するボンディングワイヤ
18と、各リード15の内側接続端子19にそれぞれ接
合された外部接続端子の一例である半田ボール20と、
半導体素子14、外側接続端子16及びボンディングワ
イヤ18を覆う封止樹脂21と、半田ボール20を除く
導体回路パターン12を覆う第2の絶縁部材層22とを
有している。以下、これらについて詳しく説明する。
の形態に係るCSP型半導体装置10は、周囲に開口部
23が形成された第1の絶縁部材層11と、第1の絶縁
部材層11の裏面側に配置された導体回路パターン12
と、第1の絶縁部材層11の上面にダイボンディング剤
13を介して接合された半導体素子14と、導体回路パ
ターン12の各リード15の外側接続端子16と半導体
素子14の各パッド17を連結するボンディングワイヤ
18と、各リード15の内側接続端子19にそれぞれ接
合された外部接続端子の一例である半田ボール20と、
半導体素子14、外側接続端子16及びボンディングワ
イヤ18を覆う封止樹脂21と、半田ボール20を除く
導体回路パターン12を覆う第2の絶縁部材層22とを
有している。以下、これらについて詳しく説明する。
【0008】前記第1の絶縁部材層11は、ポリイミド
樹脂テープ又はフィルムからなって、所謂、2層又は接
着剤付き3層テープが使用可能であり、その裏面側に導
体回路パターン12が形成されている。この導体回路パ
ターン12は図2に示すように、複数のリード15を備
え、それぞれのリード15の両端には、外側接続端子1
6と内側接続端子19とを備えている。前記半導体素子
14はこの実施の形態では平面視して四角形となって、
周囲には端子となる複数のパッド17を備えている。各
パッド17とリード15の先端の外側接続端子16はボ
ンディングワイヤ18によって連結されている。
樹脂テープ又はフィルムからなって、所謂、2層又は接
着剤付き3層テープが使用可能であり、その裏面側に導
体回路パターン12が形成されている。この導体回路パ
ターン12は図2に示すように、複数のリード15を備
え、それぞれのリード15の両端には、外側接続端子1
6と内側接続端子19とを備えている。前記半導体素子
14はこの実施の形態では平面視して四角形となって、
周囲には端子となる複数のパッド17を備えている。各
パッド17とリード15の先端の外側接続端子16はボ
ンディングワイヤ18によって連結されている。
【0009】この半導体素子14はダイボンディング剤
13によって第1の絶縁部材層11に接合されている
が、ダイボンディング剤13の厚みtは約30〜65μ
mとなって、しかも半導体素子14の周囲と下方の第1
の絶縁部材層11との間には隙間tが生じ、しかもダイ
ボンディング剤13が半導体素子14の側面からはみ出
さないように、ダイボンディング剤13の量が決定され
ている。このダイボンディング剤13の適当量を第1の
絶縁部材層11の中心部に塗布した後、半導体素子14
を載せてその底面が第1の絶縁部材層11の表面から3
0〜65μmの隙間t(ダイボンディング剤の厚みに相
当する)を有するように押圧して接合されている。ここ
で、隙間tが30μm未満の場合には、封止樹脂21の
充填が困難となって内部に空気等が残る恐れがあり、6
5μmは必須の要件ではなく、隙間tが65μmを超え
ると、CSP型半導体装置10自体が厚くなって小型に
ならないという欠点がある。
13によって第1の絶縁部材層11に接合されている
が、ダイボンディング剤13の厚みtは約30〜65μ
mとなって、しかも半導体素子14の周囲と下方の第1
の絶縁部材層11との間には隙間tが生じ、しかもダイ
ボンディング剤13が半導体素子14の側面からはみ出
さないように、ダイボンディング剤13の量が決定され
ている。このダイボンディング剤13の適当量を第1の
絶縁部材層11の中心部に塗布した後、半導体素子14
を載せてその底面が第1の絶縁部材層11の表面から3
0〜65μmの隙間t(ダイボンディング剤の厚みに相
当する)を有するように押圧して接合されている。ここ
で、隙間tが30μm未満の場合には、封止樹脂21の
充填が困難となって内部に空気等が残る恐れがあり、6
5μmは必須の要件ではなく、隙間tが65μmを超え
ると、CSP型半導体装置10自体が厚くなって小型に
ならないという欠点がある。
【0010】この実施の形態では、ダイボンディング剤
13を第1の絶縁部材層11の中心位置に塗布し更に押
圧することによって、ダイボンディング剤13を広げて
いるが、予めスクリーン印刷等によって所定の領域にダ
イボンディング剤13を塗布することも可能である。な
お、半導体素子14の側面からダイボンディング剤13
までの距離cは長すぎると、半導体素子14の接着力が
小さくなる他、封止樹脂21の充填が困難になるので、
短い部分で1mm程度、長い部分で3mm程度で抑える
のが好ましい。前記ダイボンディング剤13としては導
電性接着剤の一例である銀ペーストや、その他の絶縁性
接着剤を使用することになる。
13を第1の絶縁部材層11の中心位置に塗布し更に押
圧することによって、ダイボンディング剤13を広げて
いるが、予めスクリーン印刷等によって所定の領域にダ
イボンディング剤13を塗布することも可能である。な
お、半導体素子14の側面からダイボンディング剤13
までの距離cは長すぎると、半導体素子14の接着力が
小さくなる他、封止樹脂21の充填が困難になるので、
短い部分で1mm程度、長い部分で3mm程度で抑える
のが好ましい。前記ダイボンディング剤13としては導
電性接着剤の一例である銀ペーストや、その他の絶縁性
接着剤を使用することになる。
【0011】前記第1の絶縁部材層11の周辺部には開
口部23が形成され、図2に示すように、この部分に各
リード15の外側接続端子16が露出している。外側接
続端子16は対応する半導体素子14の各パッド17
と、ボンディングワイヤ18によって電気的に接合され
ている。第1の絶縁部材層11の上部はこの状態で封止
樹脂21の一例であるエポキシ樹脂によって樹脂封止さ
れて、密封状態となっている。
口部23が形成され、図2に示すように、この部分に各
リード15の外側接続端子16が露出している。外側接
続端子16は対応する半導体素子14の各パッド17
と、ボンディングワイヤ18によって電気的に接合され
ている。第1の絶縁部材層11の上部はこの状態で封止
樹脂21の一例であるエポキシ樹脂によって樹脂封止さ
れて、密封状態となっている。
【0012】一方、各リード15の内側接続端子19に
は半田ボール20が取付けられ、その周囲は、第2の絶
縁部材層22によって被覆されて、多数のリード15を
含む導体回路パターン12が露出しないようになってい
る。この第2の絶縁部材層22は、ソルダーレジスト膜
によって形成され、半田ボール20を接合する前に、例
えばスクリーン印刷等によって貼着されている。
は半田ボール20が取付けられ、その周囲は、第2の絶
縁部材層22によって被覆されて、多数のリード15を
含む導体回路パターン12が露出しないようになってい
る。この第2の絶縁部材層22は、ソルダーレジスト膜
によって形成され、半田ボール20を接合する前に、例
えばスクリーン印刷等によって貼着されている。
【0013】本実施の形態に係るCSP型半導体装置1
0は以上のように構成されているので、半導体素子14
の側面に開口部23の内側端部を合わせることも可能と
なり、これによって、半導体素子14の側面とボンディ
ングワイヤ18の接合中心位置との距離dを0.35m
m程度、半導体素子14の側面と封止樹脂21の側面と
の距離eを0.6mm、半導体素子14の側面と第1の
絶縁部材層11の端面との距離fを0.65mm程度と
することができ、極めて小型のCSP型半導体装置10
を提供できることになる。なお、ここでは、d〜fを具
体的数字を用いて説明したが、本発明はこの数字に限定
されるものではない。
0は以上のように構成されているので、半導体素子14
の側面に開口部23の内側端部を合わせることも可能と
なり、これによって、半導体素子14の側面とボンディ
ングワイヤ18の接合中心位置との距離dを0.35m
m程度、半導体素子14の側面と封止樹脂21の側面と
の距離eを0.6mm、半導体素子14の側面と第1の
絶縁部材層11の端面との距離fを0.65mm程度と
することができ、極めて小型のCSP型半導体装置10
を提供できることになる。なお、ここでは、d〜fを具
体的数字を用いて説明したが、本発明はこの数字に限定
されるものではない。
【0014】前記実施の形態においては、第1の絶縁部
材層11にポリイミド樹脂テープを用いたが、第2の絶
縁部材層22にポリイミド樹脂テープを使用し、その上
に導体回路パターンを形成し、更にその上にソルダーレ
ジスト等の平坦な絶縁樹脂層を形成することも可能であ
る。また、半導体素子14と第1の絶縁部材層11との
間の隙間を確保するためには、半導体素子14の底面中
央又は第1の絶縁部材層11の中央部分に所定高さの突
出面を形成することも可能である。更には、前記実施の
形態においては、外部接続端子として導電性ボールの一
例である半田ボールを使用しているが、その他の金属か
らなる導電性ボールとすることも可能であり、場合によ
って、内側接続端子の表面に金、パラジウム等の耐酸化
性を有する金属を所定厚みで配置するバンプであっても
適用可能であり、これによって、LGA型の半導体装置
を提供できる。また、前記バンプの形成によっては、前
記貴金属を複数層に渡ってめっきして形成するのが好ま
しい。この場合、全部の層に貴金属めっきをすると価格
が高騰するので、内側には比較的安価な金属をめっき
し、その外側に貴金属めっきをするようにすることも可
能である。
材層11にポリイミド樹脂テープを用いたが、第2の絶
縁部材層22にポリイミド樹脂テープを使用し、その上
に導体回路パターンを形成し、更にその上にソルダーレ
ジスト等の平坦な絶縁樹脂層を形成することも可能であ
る。また、半導体素子14と第1の絶縁部材層11との
間の隙間を確保するためには、半導体素子14の底面中
央又は第1の絶縁部材層11の中央部分に所定高さの突
出面を形成することも可能である。更には、前記実施の
形態においては、外部接続端子として導電性ボールの一
例である半田ボールを使用しているが、その他の金属か
らなる導電性ボールとすることも可能であり、場合によ
って、内側接続端子の表面に金、パラジウム等の耐酸化
性を有する金属を所定厚みで配置するバンプであっても
適用可能であり、これによって、LGA型の半導体装置
を提供できる。また、前記バンプの形成によっては、前
記貴金属を複数層に渡ってめっきして形成するのが好ま
しい。この場合、全部の層に貴金属めっきをすると価格
が高騰するので、内側には比較的安価な金属をめっき
し、その外側に貴金属めっきをするようにすることも可
能である。
【0015】
【発明の効果】請求項1〜7記載のCSP型半導体装置
においては、前記ダイボンディング剤が半導体素子の側
面からはみ出さないように形成されているので、半導体
素子の周囲部分を更に幅狭に形成することができ、これ
によって更に小型のCSP型半導体装置を提供できる。
特に、請求項2記載のCSP型半導体装置においては、
半導体素子とこれが接合される第1の絶縁部材層との隙
間が30〜65μmに保持されることになるので、封止
樹脂がその空間部分に確実に充填されて、欠陥のないC
SP型半導体装置を提供できる。請求項3記載のCSP
型半導体装置においては、LGA型の半導体装置を、請
求項4、5記載のCSP型半導体装置においては、BG
A型の半導体装置を提供できる。そして、請求項6記載
のCSP型半導体装置は、半導体素子の側面の位置と、
開口部の内側端面が一致するようにしているので、CS
P型半導体装置をより小型化することができる。また、
請求項7記載のCSP型半導体装置においては、ダイボ
ンディング剤は、銀ペーストが使用されているので、半
導体素子のアースを取ることができる他、半導体素子か
らの熱放散を促進することができる。
においては、前記ダイボンディング剤が半導体素子の側
面からはみ出さないように形成されているので、半導体
素子の周囲部分を更に幅狭に形成することができ、これ
によって更に小型のCSP型半導体装置を提供できる。
特に、請求項2記載のCSP型半導体装置においては、
半導体素子とこれが接合される第1の絶縁部材層との隙
間が30〜65μmに保持されることになるので、封止
樹脂がその空間部分に確実に充填されて、欠陥のないC
SP型半導体装置を提供できる。請求項3記載のCSP
型半導体装置においては、LGA型の半導体装置を、請
求項4、5記載のCSP型半導体装置においては、BG
A型の半導体装置を提供できる。そして、請求項6記載
のCSP型半導体装置は、半導体素子の側面の位置と、
開口部の内側端面が一致するようにしているので、CS
P型半導体装置をより小型化することができる。また、
請求項7記載のCSP型半導体装置においては、ダイボ
ンディング剤は、銀ペーストが使用されているので、半
導体素子のアースを取ることができる他、半導体素子か
らの熱放散を促進することができる。
【図1】本発明の一実施の形態に係るCSP型半導体装
置の断面図である。
置の断面図である。
【図2】同一部省略平面図である。
【図3】従来例に係るCSP型半導体装置の断面図であ
る。
る。
10 CSP型半導体装置 11 第1の絶
縁部材層 12 導体回路パターン 13 ダイボン
ディング剤 14 半導体素子 15 リード 16 外側接続端子 17 パッド 18 ボンディングワイヤ 19 内側接続
端子 20 半田ボール 21 封止樹脂 22 第2の絶縁部材層 23 開口部
縁部材層 12 導体回路パターン 13 ダイボン
ディング剤 14 半導体素子 15 リード 16 外側接続端子 17 パッド 18 ボンディングワイヤ 19 内側接続
端子 20 半田ボール 21 封止樹脂 22 第2の絶縁部材層 23 開口部
Claims (7)
- 【請求項1】 周囲に開口部が形成された第1の絶縁部
材層と、該第1の絶縁部材層の裏面側に配置され、外側
接続端子が前記開口部からそれぞれ露出した複数のリー
ドを備える導体回路パターンと、前記第1の絶縁部材層
の上面にダイボンディング剤を介して接合される半導体
素子と、該半導体素子の各パッドと前記各外側接続端子
をそれぞれ連結するボンディングワイヤと、前記半導体
素子、各外側接続端子、及び各ボンディングワイヤを覆
う封止樹脂と、前記導体回路パターンの各リードの内側
接続端子にそれぞれ接合されている外部接続端子と、該
外部接続端子を除く前記導体回路パターンを覆う第2の
絶縁部材層とを有するCSP型半導体装置であって、 前記ダイボンディング剤が前記半導体素子の側面からは
み出さないように形成され、更に、該ダイボンディング
剤の未充填部分には前記封止樹脂が充填されていること
を特徴とするCSP型半導体装置。 - 【請求項2】 前記ダイボンディング剤の厚みが30〜
65μmの範囲にある請求項1記載のCSP型半導体装
置。 - 【請求項3】 前記外部接続端子は、前記内側接続端子
の表面に、金、パラジウム等の金属めっきを堆積したバ
ンプからなるランドグリッドアレイタイプの接続端子で
ある請求項1又は2記載のCSP型半導体装置。 - 【請求項4】 前記外部接続端子は、前記内側接続端子
に接合して形成される導電性ボールからなるボールグリ
ッドアレイタイプの接続端子である請求項1又は2記載
のCSP型半導体装置。 - 【請求項5】 前記導電性ボールは半田ボールからなる
請求項4記載のCSP型半導体装置。 - 【請求項6】 前記開口部の内側端面が、前記半導体素
子の側面の位置にある請求項1〜5のいずれか1項に記
載のCSP型半導体装置。 - 【請求項7】 前記ダイボンディング剤は、銀ペースト
が使用されている請求項1〜6のいずれか1項に記載の
CSP型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10041414A JPH11135669A (ja) | 1997-08-27 | 1998-02-07 | Csp型半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24767097 | 1997-08-27 | ||
JP9-247670 | 1997-08-27 | ||
JP10041414A JPH11135669A (ja) | 1997-08-27 | 1998-02-07 | Csp型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11135669A true JPH11135669A (ja) | 1999-05-21 |
Family
ID=26381024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10041414A Pending JPH11135669A (ja) | 1997-08-27 | 1998-02-07 | Csp型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11135669A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007012716A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体装置 |
CN1296981C (zh) * | 2002-10-30 | 2007-01-24 | 三洋电机株式会社 | 半导体器件的制造方法 |
JP2013254984A (ja) * | 2013-08-23 | 2013-12-19 | Rohm Co Ltd | 半導体装置 |
-
1998
- 1998-02-07 JP JP10041414A patent/JPH11135669A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1296981C (zh) * | 2002-10-30 | 2007-01-24 | 三洋电机株式会社 | 半导体器件的制造方法 |
JP2007012716A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体装置 |
JP2013254984A (ja) * | 2013-08-23 | 2013-12-19 | Rohm Co Ltd | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7061125B2 (en) | Semiconductor package with pattern leads and method for manufacturing the same | |
US7298045B2 (en) | Stacked semiconductor device | |
JP2644711B2 (ja) | 金属の回路基板を有するチップスケールのパッケージ | |
US6759737B2 (en) | Semiconductor package including stacked chips with aligned input/output pads | |
JP5095074B2 (ja) | パッケージ積層構造 | |
JP2819285B2 (ja) | 積層型ボトムリード半導体パッケージ | |
US20090134507A1 (en) | Adhesive on wire stacked semiconductor package | |
US6469897B2 (en) | Cavity-down tape ball grid array package assembly with grounded heat sink and method of fabricating the same | |
JPH09260552A (ja) | 半導体チップの実装構造 | |
JP2001024135A (ja) | 半導体装置の製造方法 | |
KR20030008616A (ko) | 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법 | |
CN1937194A (zh) | 制作叠层小片封装的方法 | |
JP2001223326A (ja) | 半導体装置 | |
JPWO2006106569A1 (ja) | 積層型半導体装置及びその製造方法 | |
JP2000323603A (ja) | 半導体回路装置及びその製造方法 | |
US6894904B2 (en) | Tab package | |
JPH10256470A (ja) | 半導体装置 | |
JP4449258B2 (ja) | 電子回路装置およびその製造方法 | |
US20070166882A1 (en) | Methods for fabricating chip-scale packages having carrier bonds | |
US7847414B2 (en) | Chip package structure | |
JP3569585B2 (ja) | 半導体装置 | |
JPH11135669A (ja) | Csp型半導体装置 | |
JP2956659B2 (ja) | 半導体装置およびそのリードフレーム | |
JP3545171B2 (ja) | 半導体装置 | |
JPH11260850A (ja) | 半導体装置およびその製造方法 |