JPH10256470A - 半導体装置 - Google Patents
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- JPH10256470A JPH10256470A JP9055176A JP5517697A JPH10256470A JP H10256470 A JPH10256470 A JP H10256470A JP 9055176 A JP9055176 A JP 9055176A JP 5517697 A JP5517697 A JP 5517697A JP H10256470 A JPH10256470 A JP H10256470A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【課題】 複数の半導体チップを積層固着する絶縁性の
接着剤に粒径が一定なフィラーを混入することによりチ
ップ間の接触事故を防止する。 【解決手段】 アイランド12上に第1の半導体チップ
10を固着し、第1の半導体チップの上に第2の半導体
チップ11を固着する。各半導体チップ10、11のボ
ンディングパッド12とリード端子17とをワイヤボン
ドし。各半導体チップ10、11を含む主要部を樹脂1
7でモールドする。第2の半導体チップ11を固着する
第2の接着剤15に粒径が20〜40μの絶縁性のフィ
ラー20を混入する。
接着剤に粒径が一定なフィラーを混入することによりチ
ップ間の接触事故を防止する。 【解決手段】 アイランド12上に第1の半導体チップ
10を固着し、第1の半導体チップの上に第2の半導体
チップ11を固着する。各半導体チップ10、11のボ
ンディングパッド12とリード端子17とをワイヤボン
ドし。各半導体チップ10、11を含む主要部を樹脂1
7でモールドする。第2の半導体チップ11を固着する
第2の接着剤15に粒径が20〜40μの絶縁性のフィ
ラー20を混入する。
Description
【0001】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを重ね合わせることで実装密度を向上した半導体装置
に関する。
プを重ね合わせることで実装密度を向上した半導体装置
に関する。
【0002】
【従来の技術】半導体装置の封止技術として最も普及し
ているのが、半導体チップの周囲を熱硬化性のエポキシ
樹脂で封止するトランスファーモールド技術である。半
導体チップの支持素材としてリードフレームを用いてお
り、リードフレームのアイランドに半導体チップをダイ
ボンドし、半導体チップのボンディングパッドとリード
をワイヤでワイヤボンドし、所望の外形形状を具備する
金型内にリードフレームをセットし、金型内にエポキシ
樹脂を注入、これを硬化させることにより製造される。
ているのが、半導体チップの周囲を熱硬化性のエポキシ
樹脂で封止するトランスファーモールド技術である。半
導体チップの支持素材としてリードフレームを用いてお
り、リードフレームのアイランドに半導体チップをダイ
ボンドし、半導体チップのボンディングパッドとリード
をワイヤでワイヤボンドし、所望の外形形状を具備する
金型内にリードフレームをセットし、金型内にエポキシ
樹脂を注入、これを硬化させることにより製造される。
【0003】一方、各種電子機器に対する小型、軽量化
の波はとどまるところを知らず、これらに組み込まれる
半導体装置にも、一層の大容量、高機能、高集積化が望
まれることになる。そこで、以前から発想としては存在
していた(例えば、特開昭55ー1111517号)、
1つのパッケージ内に複数の半導体チップを封止する技
術が注目され、実現化する動きが出てきた。つまり図6
(A)に示すように、アイランド3上に第1の半導体チ
ップ1aを固着し、第1の半導体チップ1aの上に第2
の半導体チップ1bを固着し、対応するボンディングパ
ッドとリード4とをボンディングワイヤ5a、5bで接
続し、樹脂2で封止したものである。
の波はとどまるところを知らず、これらに組み込まれる
半導体装置にも、一層の大容量、高機能、高集積化が望
まれることになる。そこで、以前から発想としては存在
していた(例えば、特開昭55ー1111517号)、
1つのパッケージ内に複数の半導体チップを封止する技
術が注目され、実現化する動きが出てきた。つまり図6
(A)に示すように、アイランド3上に第1の半導体チ
ップ1aを固着し、第1の半導体チップ1aの上に第2
の半導体チップ1bを固着し、対応するボンディングパ
ッドとリード4とをボンディングワイヤ5a、5bで接
続し、樹脂2で封止したものである。
【0004】また、図6(B)に示すように、アイラン
ド3の表面側に第1の半導体チップ1aを、アイランド
の裏面側に第2の半導体チップ1bを固着し、全体を封
止するような考え方もあった。
ド3の表面側に第1の半導体チップ1aを、アイランド
の裏面側に第2の半導体チップ1bを固着し、全体を封
止するような考え方もあった。
【0005】
【発明が解決しようとする課題】しかしながら、図6
(A)の様にチップを積層する場合、ダイボンド時の不
具合により、図7(A)に示すように第2の半導体チッ
プ1bが傾斜して固着されるような場合がある。このよ
うに傾斜すると、接着剤6が無くなって図面符号7の箇
所で第2の半導体チップ1bの基板下部と第1の半導体
チップ1aの表面とが接触し、第2の半導体チップ1b
の基板に印加した電位と第1の半導体チップ1a表面に
形成した回路素子、電極配線等とが短絡する危惧がある
欠点があった。
(A)の様にチップを積層する場合、ダイボンド時の不
具合により、図7(A)に示すように第2の半導体チッ
プ1bが傾斜して固着されるような場合がある。このよ
うに傾斜すると、接着剤6が無くなって図面符号7の箇
所で第2の半導体チップ1bの基板下部と第1の半導体
チップ1aの表面とが接触し、第2の半導体チップ1b
の基板に印加した電位と第1の半導体チップ1a表面に
形成した回路素子、電極配線等とが短絡する危惧がある
欠点があった。
【0006】また、図6(B)の様にチップを表裏面に
接着する場合、第1と第2の半導体チップ1a、1bと
して同種のチップ(例えばDRAMとDRAM等の組み
合わせ)を用いた場合は基板電位も同じになるのでアイ
ランド3を介して両者の基板を電気的に短絡しても良い
が、異種のチップ、たとえば一方がP型基板を使用し他
方がN型基板を用いたチップを組み合わせる場合は、基
板電位が異なるので、どちらか一方のチップを絶縁性の
接着剤6で固着しなければならない。ところが上述した
ようにダイボンド時の不具合によりチップが図7(B)
のように傾斜すると、図示符号8の箇所で半導体チップ
1aの基板電位とアイランド3の電位とが短絡する危惧
があった。これらの短絡は、即組み立て歩留まりの悪化
につながる。
接着する場合、第1と第2の半導体チップ1a、1bと
して同種のチップ(例えばDRAMとDRAM等の組み
合わせ)を用いた場合は基板電位も同じになるのでアイ
ランド3を介して両者の基板を電気的に短絡しても良い
が、異種のチップ、たとえば一方がP型基板を使用し他
方がN型基板を用いたチップを組み合わせる場合は、基
板電位が異なるので、どちらか一方のチップを絶縁性の
接着剤6で固着しなければならない。ところが上述した
ようにダイボンド時の不具合によりチップが図7(B)
のように傾斜すると、図示符号8の箇所で半導体チップ
1aの基板電位とアイランド3の電位とが短絡する危惧
があった。これらの短絡は、即組み立て歩留まりの悪化
につながる。
【0007】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、第1の半導体チップと第2
の半導体チップとを、粒径が10〜50μのフィラーを
混入せしめた絶縁性の接着剤によって固着し、両者の間
隔を前記フィラーによって一定厚み以下には減少しない
ようにしたことを特徴とする。
課題に鑑み成されたもので、第1の半導体チップと第2
の半導体チップとを、粒径が10〜50μのフィラーを
混入せしめた絶縁性の接着剤によって固着し、両者の間
隔を前記フィラーによって一定厚み以下には減少しない
ようにしたことを特徴とする。
【0008】また、チップを表裏面に固着する形態で
は、どちらか一方の半導体チップを同じく粒径が10〜
50μのフィラーを混入せしめた絶縁性の接着剤によっ
て固着し、電気的な絶縁を保つべきアイランドとの間隔
を前記フィラーによって一定厚み以下には減少しないよ
うにしたことを特徴とする。
は、どちらか一方の半導体チップを同じく粒径が10〜
50μのフィラーを混入せしめた絶縁性の接着剤によっ
て固着し、電気的な絶縁を保つべきアイランドとの間隔
を前記フィラーによって一定厚み以下には減少しないよ
うにしたことを特徴とする。
【0009】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。先ず、図2(A)
(B)は本発明の半導体装置の第1の実施の形態を示す
断面図、図3は本発明の半導体装置の第1の実施の形態
を示す平面図である。尚、図2(A)は図3のAA線断
面図、同じく図2(B)は図3のBB線断面図である。
面を参照しながら詳細に説明する。先ず、図2(A)
(B)は本発明の半導体装置の第1の実施の形態を示す
断面図、図3は本発明の半導体装置の第1の実施の形態
を示す平面図である。尚、図2(A)は図3のAA線断
面図、同じく図2(B)は図3のBB線断面図である。
【0010】図中、10、11は各々第1と第2の半導
体チップを示している。第1と第2の半導体チップ1
0、11のシリコン表面には、前工程において各種の能
動、受動回路素子が形成されている。第1と第2の半導
体チップ10、11のチップの周辺部分には各々外部接
続用のボンディングパッド12が形成されている。半導
体チップ10、11の表面にはシリコン窒化膜、シリコ
ン酸化膜、ポリイミド系絶縁膜などのパッシベーション
皮膜が形成され、ボンディングパッド12の上部を電気
接続のために開口している。
体チップを示している。第1と第2の半導体チップ1
0、11のシリコン表面には、前工程において各種の能
動、受動回路素子が形成されている。第1と第2の半導
体チップ10、11のチップの周辺部分には各々外部接
続用のボンディングパッド12が形成されている。半導
体チップ10、11の表面にはシリコン窒化膜、シリコ
ン酸化膜、ポリイミド系絶縁膜などのパッシベーション
皮膜が形成され、ボンディングパッド12の上部を電気
接続のために開口している。
【0011】第1の半導体チップ10はリードフレーム
のアイランド13上にAgペーストなどのエポキシ系導
電接着剤14によりダイボンドされ、更に第2の半導体
チップ11は第1の半導体チップ10の前記パッシベー
ション皮膜上に絶縁性のエポキシ系接着剤15により固
着されている。各ボンディングパッド12と外部導出用
のリード端子17の先端部17aとはボンディングワイ
ヤ16によりにワイヤボンドされ、両者が電気的に接続
されている。
のアイランド13上にAgペーストなどのエポキシ系導
電接着剤14によりダイボンドされ、更に第2の半導体
チップ11は第1の半導体チップ10の前記パッシベー
ション皮膜上に絶縁性のエポキシ系接着剤15により固
着されている。各ボンディングパッド12と外部導出用
のリード端子17の先端部17aとはボンディングワイ
ヤ16によりにワイヤボンドされ、両者が電気的に接続
されている。
【0012】第1と第2の半導体チップ10、11、リ
ード端子の先端部17a、およびボンディングワイヤ1
6を含む主要部は、周囲をエポキシ系の熱硬化樹脂18
でモールドされ、パッケージ化される。リード端子17
はパッケージ側壁の、樹脂18の厚みの約半分の位置か
ら外部に導出される。そして、樹脂18の外部に導出さ
れたリード端子17は一端下方に曲げられ、再度曲げら
れてZ字型にフォーミングされている。このフォーミン
グ形状は、リード端子17の裏面側固着部分17bをプ
リント基板に形成した導電パターンに対向接着する、表
面実装用途の為の形状である。
ード端子の先端部17a、およびボンディングワイヤ1
6を含む主要部は、周囲をエポキシ系の熱硬化樹脂18
でモールドされ、パッケージ化される。リード端子17
はパッケージ側壁の、樹脂18の厚みの約半分の位置か
ら外部に導出される。そして、樹脂18の外部に導出さ
れたリード端子17は一端下方に曲げられ、再度曲げら
れてZ字型にフォーミングされている。このフォーミン
グ形状は、リード端子17の裏面側固着部分17bをプ
リント基板に形成した導電パターンに対向接着する、表
面実装用途の為の形状である。
【0013】アイランド13、リード端子17等の各パ
ーツは、板厚が150〜200μの銅系または鉄系の板
状素材をエッチング加工又はパンチング加工することに
より形成したリードフレームの形態で提供され、モール
ド工程後に切断されるまでは各パーツはリードフレーム
の枠体に保持されている。保持された状態でリード端子
の先端部17aと前記枠体とは高さが一致しており、ア
イランド13だけが段付け加工されて高さが異なる。そ
の為完成後の装置ではアイランド13を保持するタイバ
ー19は樹脂18内部で上方に折り曲げられ、リード1
4の高さと一致する位置で再びほぼ水平に延在し、そし
て樹脂18表面に切断面が露出して終端する。
ーツは、板厚が150〜200μの銅系または鉄系の板
状素材をエッチング加工又はパンチング加工することに
より形成したリードフレームの形態で提供され、モール
ド工程後に切断されるまでは各パーツはリードフレーム
の枠体に保持されている。保持された状態でリード端子
の先端部17aと前記枠体とは高さが一致しており、ア
イランド13だけが段付け加工されて高さが異なる。そ
の為完成後の装置ではアイランド13を保持するタイバ
ー19は樹脂18内部で上方に折り曲げられ、リード1
4の高さと一致する位置で再びほぼ水平に延在し、そし
て樹脂18表面に切断面が露出して終端する。
【0014】各半導体チップ10、11は、組立工程直
前にバックグラインド工程により裏面を研磨して250
〜300μの厚みにしている。アイランド13とリード
端子17の板厚(図2(A)の図示t3)は約130μ
であり、この値は各パーツの機械的強度を保つほぼ限界
の値である。アイランド13は、第1の半導体チップ1
0よりは小さいサイズで形成されると共に、その高さを
限界まで下げ、アイランド13の裏面13aを樹脂18
の表面に露出させるようにモールドする。全体の厚みが
1mm程度しかないパッケージでもアイランド13の位
置を下げることで、アイランド13の板厚と、第1と第
2の半導体チップ10、11の厚み、および接着剤1
4、15の厚み(各々30〜40μは必要である)を差
し引いて、なお第2の半導体チップ11の上方に240
〜300μの樹脂18の厚みを残すことが可能になっ
た。
前にバックグラインド工程により裏面を研磨して250
〜300μの厚みにしている。アイランド13とリード
端子17の板厚(図2(A)の図示t3)は約130μ
であり、この値は各パーツの機械的強度を保つほぼ限界
の値である。アイランド13は、第1の半導体チップ1
0よりは小さいサイズで形成されると共に、その高さを
限界まで下げ、アイランド13の裏面13aを樹脂18
の表面に露出させるようにモールドする。全体の厚みが
1mm程度しかないパッケージでもアイランド13の位
置を下げることで、アイランド13の板厚と、第1と第
2の半導体チップ10、11の厚み、および接着剤1
4、15の厚み(各々30〜40μは必要である)を差
し引いて、なお第2の半導体チップ11の上方に240
〜300μの樹脂18の厚みを残すことが可能になっ
た。
【0015】図1(A)を参照して、第1の半導体チッ
プ10は、先ずアイランド13の表面に絶縁性あるいは
導電性のペースト状の第1の接着剤14を適宜量供給
し、続いて真空コレットに吸着された第1の半導体チッ
プ10をアイランド13上に移動して位置決めをし、第
1の接着剤14が均等に広がるように一定圧力で押圧せ
しめ、そして200度程度のベーキング熱処理により第
1の接着剤14を硬化させることにより固定する。同様
に第2の半導体チップ11は、先ず第1の半導体チップ
10のパッシベーション皮膜上に、絶縁性のペースト状
の第2の接着剤15を適宜量供給し、続いて真空コレッ
トに吸着された第2の半導体チップ11を第1の半導体
チップ10上に移動して位置決めをし、第2の接着剤1
5が均等に広がるように一定圧力で押圧せしめ、そして
200度程度のベーキング熱処理により第2の接着剤1
5を硬化させることにより固定する。
プ10は、先ずアイランド13の表面に絶縁性あるいは
導電性のペースト状の第1の接着剤14を適宜量供給
し、続いて真空コレットに吸着された第1の半導体チッ
プ10をアイランド13上に移動して位置決めをし、第
1の接着剤14が均等に広がるように一定圧力で押圧せ
しめ、そして200度程度のベーキング熱処理により第
1の接着剤14を硬化させることにより固定する。同様
に第2の半導体チップ11は、先ず第1の半導体チップ
10のパッシベーション皮膜上に、絶縁性のペースト状
の第2の接着剤15を適宜量供給し、続いて真空コレッ
トに吸着された第2の半導体チップ11を第1の半導体
チップ10上に移動して位置決めをし、第2の接着剤1
5が均等に広がるように一定圧力で押圧せしめ、そして
200度程度のベーキング熱処理により第2の接着剤1
5を硬化させることにより固定する。
【0016】第2の半導体チップ11を固定する際、第
2の接着剤15に粒径が20〜40μの球状のシリコン
粒(フィラー)を混入しておく。フィラーとしては絶縁
性の素材で且つ前記吸着コレットが押す圧力に耐え得る
硬度を持つ物であればよく、他にはアルミナ粒、SiN
粒等があげられる。かかる構成であれば、たとえばコレ
ットに吸着された第2の半導体チップ11が斜めになっ
ていたとしても、第2の接着剤15の膜圧はフィラーの
粒径よりは小さくなることがない。よって第2の半導体
チップ11の基板下部が第1の第1の半導体チップ10
の表面に接触する事故を完全に防止することができる。
2の接着剤15に粒径が20〜40μの球状のシリコン
粒(フィラー)を混入しておく。フィラーとしては絶縁
性の素材で且つ前記吸着コレットが押す圧力に耐え得る
硬度を持つ物であればよく、他にはアルミナ粒、SiN
粒等があげられる。かかる構成であれば、たとえばコレ
ットに吸着された第2の半導体チップ11が斜めになっ
ていたとしても、第2の接着剤15の膜圧はフィラーの
粒径よりは小さくなることがない。よって第2の半導体
チップ11の基板下部が第1の第1の半導体チップ10
の表面に接触する事故を完全に防止することができる。
【0017】以下に本発明の第2の実施の形態を説明す
る。先ず、図4(A)(B)は本発明の半導体装置の第
2の実施の形態を示す断面図、図5は本発明の半導体装
置の第2の実施の形態を示す平面図である。尚、図4
(A)は図5のAA線断面図、同じく図4(B)は図5
のBB線断面図である。図中、先の実施の形態と同じ箇
所には同じ符号を伏してある。
る。先ず、図4(A)(B)は本発明の半導体装置の第
2の実施の形態を示す断面図、図5は本発明の半導体装
置の第2の実施の形態を示す平面図である。尚、図4
(A)は図5のAA線断面図、同じく図4(B)は図5
のBB線断面図である。図中、先の実施の形態と同じ箇
所には同じ符号を伏してある。
【0018】第1と第2の半導体チップ10、11のシ
リコン表面には、回路素子と外部接続用のボンディング
パッド12が形成されている。半導体チップ10、11
の表面にはシリコン窒化膜、シリコン酸化膜、ポリイミ
ド系絶縁膜などのパッシベーション皮膜が形成され、ボ
ンディングパッド12の上部を電気接続のために開口し
ている。
リコン表面には、回路素子と外部接続用のボンディング
パッド12が形成されている。半導体チップ10、11
の表面にはシリコン窒化膜、シリコン酸化膜、ポリイミ
ド系絶縁膜などのパッシベーション皮膜が形成され、ボ
ンディングパッド12の上部を電気接続のために開口し
ている。
【0019】アイランド13の第1主面21つまり裏面
側には、第1の半導体チップ10がAgペーストなどの
エポキシ系導電接着剤14によりダイボンドされ、アイ
ランド13の第2主面22つまり表面側には、第2の半
導体チップ10が絶縁性のエポキシ系接着剤15により
固着されている。第1の半導体チップ10のボンディン
グパッド12と外部導出用のリード端子の先端部17a
の裏面側とがボンディングワイヤ16によりにワイヤボ
ンドされ、同じく第2の半導体チップ11のボンディン
グパッド12とリード端子の先端部17aの表面側とが
ボンディングワイヤによりワイヤボンドされている。第
1と第2の半導体チップ10、11、リード端子の先端
部17a、およびボンディングワイヤ16を含む主要部
は、周囲をエポキシ系の熱硬化樹脂18でモールドさ
れ、パッケージ化される。リード端子17はパッケージ
側壁の、樹脂18の厚みの約半分の位置から外部に導出
され、表面実装用にリードフォーミングされている。ア
イランド13はリード端子の先端部17aに対して段付
けがされておらず、両者は水平面を構成している。
側には、第1の半導体チップ10がAgペーストなどの
エポキシ系導電接着剤14によりダイボンドされ、アイ
ランド13の第2主面22つまり表面側には、第2の半
導体チップ10が絶縁性のエポキシ系接着剤15により
固着されている。第1の半導体チップ10のボンディン
グパッド12と外部導出用のリード端子の先端部17a
の裏面側とがボンディングワイヤ16によりにワイヤボ
ンドされ、同じく第2の半導体チップ11のボンディン
グパッド12とリード端子の先端部17aの表面側とが
ボンディングワイヤによりワイヤボンドされている。第
1と第2の半導体チップ10、11、リード端子の先端
部17a、およびボンディングワイヤ16を含む主要部
は、周囲をエポキシ系の熱硬化樹脂18でモールドさ
れ、パッケージ化される。リード端子17はパッケージ
側壁の、樹脂18の厚みの約半分の位置から外部に導出
され、表面実装用にリードフォーミングされている。ア
イランド13はリード端子の先端部17aに対して段付
けがされておらず、両者は水平面を構成している。
【0020】図1(B)を参照して、第1の半導体チッ
プ10としてN型の半導体基板を利用したチップが用い
られ、基板電位としてVDD電位が印加されている。第
2の半導体チップとしてはP型の半導体基板を利用した
チップが用いられ、基板電位としてVSS電位が印加さ
れている。第1の半導体チップ10は、先ずアイランド
13の第1主面21の表面に絶縁性あるいは導電性のペ
ースト状の第1の接着剤14を適宜量供給し、続いて真
空コレットに吸着された第1の半導体チップ10をアイ
ランド13上に移動して位置決めをし、第1の接着剤1
4が均等に広がるように一定圧力で押圧せしめ、そして
200度程度のベーキング熱処理により第1の接着剤1
4を硬化させることにより固定する。同様に第2の半導
体チップ11は、先ずアイランド13を反転して第2主
面22を上に向け、その表面に絶縁性のペースト状の第
2の接着剤15を適宜量供給し、続いて真空コレットに
吸着された第2の半導体チップ11をアイランド13上
に移動して位置決めをし、第2の接着剤15が均等に広
がるように一定圧力で押圧せしめ、そして200度程度
のベーキング熱処理により第2の接着剤15を硬化させ
ることにより固定する。
プ10としてN型の半導体基板を利用したチップが用い
られ、基板電位としてVDD電位が印加されている。第
2の半導体チップとしてはP型の半導体基板を利用した
チップが用いられ、基板電位としてVSS電位が印加さ
れている。第1の半導体チップ10は、先ずアイランド
13の第1主面21の表面に絶縁性あるいは導電性のペ
ースト状の第1の接着剤14を適宜量供給し、続いて真
空コレットに吸着された第1の半導体チップ10をアイ
ランド13上に移動して位置決めをし、第1の接着剤1
4が均等に広がるように一定圧力で押圧せしめ、そして
200度程度のベーキング熱処理により第1の接着剤1
4を硬化させることにより固定する。同様に第2の半導
体チップ11は、先ずアイランド13を反転して第2主
面22を上に向け、その表面に絶縁性のペースト状の第
2の接着剤15を適宜量供給し、続いて真空コレットに
吸着された第2の半導体チップ11をアイランド13上
に移動して位置決めをし、第2の接着剤15が均等に広
がるように一定圧力で押圧せしめ、そして200度程度
のベーキング熱処理により第2の接着剤15を硬化させ
ることにより固定する。
【0021】第2の半導体チップ11を固定する際、第
2の接着剤15に粒径が20〜40μの球状のシリコン
粒(フィラー)20を混入しておく。かかる構成であれ
ば、たとえばコレットに吸着された第2の半導体チップ
11が斜めになっていたとしても、第2の接着剤15の
膜圧はフィラー20の粒径よりは小さくなることがな
い。よって第2の半導体チップ11の基板下部がアイラ
ンド13の表面に接触する事故を完全に防止できる。こ
のことは、第2の半導体チップ11の基板電位とアイラ
ンド13の電位とを完全に分離できることを意味し、第
1の半導体チップ10の基板電位とを同電位にするよう
な構成であっても、基板電位VSSと基板電位VDDと
の短絡事故を防止できるものである。尚、第1と第2の
接着剤14、15のどちらか一方を絶縁性とすれば基板
電位の相互分離が可能であり、絶縁性の接着剤側にフィ
ラー20を混入すればよい。
2の接着剤15に粒径が20〜40μの球状のシリコン
粒(フィラー)20を混入しておく。かかる構成であれ
ば、たとえばコレットに吸着された第2の半導体チップ
11が斜めになっていたとしても、第2の接着剤15の
膜圧はフィラー20の粒径よりは小さくなることがな
い。よって第2の半導体チップ11の基板下部がアイラ
ンド13の表面に接触する事故を完全に防止できる。こ
のことは、第2の半導体チップ11の基板電位とアイラ
ンド13の電位とを完全に分離できることを意味し、第
1の半導体チップ10の基板電位とを同電位にするよう
な構成であっても、基板電位VSSと基板電位VDDと
の短絡事故を防止できるものである。尚、第1と第2の
接着剤14、15のどちらか一方を絶縁性とすれば基板
電位の相互分離が可能であり、絶縁性の接着剤側にフィ
ラー20を混入すればよい。
【0022】
【発明の効果】以上に説明した通り、本発明によれば、
絶縁性の接着剤にフィラー20を混入することによって
第1と第2の半導体チップ10、11の接触事故を防止
できるので、1つのパッケージ内に複数の半導体チップ
10、11を積層した半導体装置を歩留まり良く製造す
ることができる利点を有する。
絶縁性の接着剤にフィラー20を混入することによって
第1と第2の半導体チップ10、11の接触事故を防止
できるので、1つのパッケージ内に複数の半導体チップ
10、11を積層した半導体装置を歩留まり良く製造す
ることができる利点を有する。
【0023】また、基板電位の異なるチップの組み合わ
せが可能となるので、製品展開が容易である利点を有す
る。さらに、フィラー20によって基板電位の短絡を意
識せずに接着剤14、15の膜厚を限界まで薄くできる
ので、パッケージの薄型化に寄与できる利点をも有す
る。薄型化により樹脂18の外形寸法を従来のチップ1
ヶを収納した製品群と同一寸法にすることができる。こ
れにより、モールド金型や試験測定装置などの製造装置
を共用化することができ、製品のコストダウンが可能で
ある利点を有する。
せが可能となるので、製品展開が容易である利点を有す
る。さらに、フィラー20によって基板電位の短絡を意
識せずに接着剤14、15の膜厚を限界まで薄くできる
ので、パッケージの薄型化に寄与できる利点をも有す
る。薄型化により樹脂18の外形寸法を従来のチップ1
ヶを収納した製品群と同一寸法にすることができる。こ
れにより、モールド金型や試験測定装置などの製造装置
を共用化することができ、製品のコストダウンが可能で
ある利点を有する。
【図1】本発明を説明するための断面図である。
【図2】本発明の第1の実施の形態を説明するための断
面図である。
面図である。
【図3】本発明の第1の実施の形態を説明するための平
面図である。
面図である。
【図4】本発明の第2の実施の形態を説明するための断
面図である。
面図である。
【図5】本発明の第2の実施の形態を説明するための平
面図である。
面図である。
【図6】従来例を説明するための断面図である。
【図7】従来例を説明するための断面図である。
Claims (4)
- 【請求項1】 アイランドの上に第1の半導体チップを
固着し、 前記第1の半導体チップの上に第2の半導体チップを固
着し、 前記第1と第2の半導体チップのボンディングパッドと
外部接続リードとを接続する手段と、 前記第1と第2の半導体チップの周囲を封止する樹脂と
を具備する半導体装置において、 前記第1の半導体チップの表面に前記第2の半導体チッ
プを固着する接着剤に粒径が均一な絶縁性のフィラーを
混入したことを特徴とする半導体装置。 - 【請求項2】 第1主面と第2主面とを具備するアイラ
ンドと、 前記第1主面に固着された第1の半導体チップと、 前記第2主面に固着された第2の半導体チップと前記第
1と第2の半導体チップのボンディングパッド接続端子
と外部接続リードとを接続する手段と、 前記第1と第2の半導体チップの周囲を封止する樹脂と
を具備する半導体装置において、 前記第1主面に前記第1の半導体チップを固着する接着
剤と、前記第2主面に前記第2の半導体チップを固着す
る接着剤との少なくともどちらか一方に、粒径が均一な
絶縁性のフィラーを混入したことを特徴とする半導体装
置。 - 【請求項3】 前記第1の半導体チップがP型基板を具
備し前記第2の半導体チップがN型基板を具備すること
を特徴とする請求項2記載の半導体装置。 - 【請求項4】 前記P型基板と前記N型基板に各々異な
る基板電位が与えられていることを特徴とする請求項3
記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9055176A JPH10256470A (ja) | 1997-03-10 | 1997-03-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9055176A JPH10256470A (ja) | 1997-03-10 | 1997-03-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10256470A true JPH10256470A (ja) | 1998-09-25 |
Family
ID=12991424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9055176A Pending JPH10256470A (ja) | 1997-03-10 | 1997-03-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10256470A (ja) |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
US6555917B1 (en) | 2001-10-09 | 2003-04-29 | Amkor Technology, Inc. | Semiconductor package having stacked semiconductor chips and method of making the same |
US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
US6737750B1 (en) | 2001-12-07 | 2004-05-18 | Amkor Technology, Inc. | Structures for improving heat dissipation in stacked semiconductor packages |
US6798049B1 (en) | 1999-08-24 | 2004-09-28 | Amkor Technology Inc. | Semiconductor package and method for fabricating the same |
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US6873034B2 (en) | 2002-02-20 | 2005-03-29 | Sharp Kabushiki Kaisha | Solid-state imaging device, method for producing same, and mask |
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JP2010277389A (ja) * | 2009-05-29 | 2010-12-09 | Toppan Printing Co Ltd | 非接触ic媒体 |
US9466545B1 (en) | 2007-02-21 | 2016-10-11 | Amkor Technology, Inc. | Semiconductor package in package |
-
1997
- 1997-03-10 JP JP9055176A patent/JPH10256470A/ja active Pending
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
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