JP2644711B2 - 金属の回路基板を有するチップスケールのパッケージ - Google Patents

金属の回路基板を有するチップスケールのパッケージ

Info

Publication number
JP2644711B2
JP2644711B2 JP7310873A JP31087395A JP2644711B2 JP 2644711 B2 JP2644711 B2 JP 2644711B2 JP 7310873 A JP7310873 A JP 7310873A JP 31087395 A JP31087395 A JP 31087395A JP 2644711 B2 JP2644711 B2 JP 2644711B2
Authority
JP
Japan
Prior art keywords
circuit board
chip
scale package
semiconductor chip
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7310873A
Other languages
English (en)
Other versions
JPH0964247A (ja
Inventor
相 ヒュク 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sansei Denshi Co Ltd
Original Assignee
Sansei Denshi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sansei Denshi Co Ltd filed Critical Sansei Denshi Co Ltd
Publication of JPH0964247A publication Critical patent/JPH0964247A/ja
Application granted granted Critical
Publication of JP2644711B2 publication Critical patent/JP2644711B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップスケールの
半導体パッケージに関するもので、より具体的には金属
リードフレーム、プラスチック組立工程を利用すること
ができる新たな形態のチップスケールのパッケージに関
するものである。
【０００２】
【従来の技術】多数個のベアーチップ（ｂａｒｅ ｃｈ
ｉｐ；ウェーハから分離されたが、まだパッケージされ
なかった半導体チップ）をモジュール化して特定の基板
に実装するマルチチップモジュール（Ｍｕｌｔｉ Ｃｈ
ｉｐ Ｍｏｄｕｌｅ）から重要なことは実装の前に半導
体チップの特性を知らなければならないこと、即ち実装
する半導体チップがノウングッドダイ（ＫＧＤ；Ｋｎｏ
ｗｎ Ｇｏｏｄ Ｄｉｅ）でなければならないことであ
る。ところが、ＫＧＤはベアーチップ状態から特性を検
査しなければならないので、ＫＧＤの保障方法や検査方
法およびその費用面においてもまだ問題点が多い。
【０００３】このような背景から登場した新たな実装概
念がこのＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇ
ｅまたはＣｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）であ
る。このようなチップスケールパッケージ（ＣＳＰ）の
パッケージ形態は主にボールグリッドアレイ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）のパッケージであり、パッケ
ージの大きさは殆んどチップの大きさと等しくしたもの
である。このため、ベアーチップと殆んど同じ大きさで
あるにもかかわらず、使用者にはノウングッドダイに供
給可能であり、その上に従来の表面実装技術（ＳＭＴ：
ＳｕｒｆａｃｅＭｏｕｎｔｉｎｇ Ｔｅｃｈｎｏｌｏｇ
ｙ）をそのままに使用することができて電子機器の小形
化、薄型化、多機能化を推進することができる。また、
チップスケールのパッケージを個人用のコンピュータに
採用するとＣＤ−ＲＯＭドライブ等も内装することがで
き、ノートブックＰＣにもマルチメディア機能を搭載す
ることができるという有利な点がある。
【０００４】図５は従来の米国Ｔｅｓｓｅｒａ社から開
発したＴＣＣ（Ｔｅｓｓｅｒａ Ｃｏｍｐｌｉａｎｔ
Ｃｈｉｐ，以下ＴＣＣという）パッケージの断面図であ
る。これは、例えば「Ｐ．Ａ． Ｇａｒｇｉｎｉ ａｎ
ｄ Ｇ． Ｈ． Ｐａｒｋｅｒ：″Ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ Ｔｅｃｈｎｏｌｏｇｙ ＴｏｗａｒｄｓＴ
ｈｅ Ｙｅａｒ ２０００″， ＳＥＭＩＣＯＮ／ＫＡ
ＮＳＡＩ−ＫＹＯＴＯ ＴＥＣＨＮＯＬＯＧＹ ＳＥＭ
ＩＮＡＲ ９２ Ｐｒｏｃｅｓｓｉｎｇｓ，Ｊｕｎｅ
１１−１２，ｐｐ １６−１２」に公知されているよう
な高密度の実装と多機能の応用のため、所謂マイクロボ
ールグリッドアレイパッケージ（μ−ＢＧＡ）の一種と
して、その基本の構造は半導体チップ１のボンディング
パッド２とアレイバンプ３を電気的に連結するパターン
となっており、銅（Ｃｕ）とポリイミドからなったフレ
キシブル（ｆｌｅｘｉｂｌｅ）回路基板５に弾性重合体
７を利用して半導体チップ１を接着したものである。チ
ップのパッドピッチは既存の基板に実装しやすいように
変換されて、素子の信号を外部または外部の信号を素子
に電気的に導通させる。弾性重合体７はシリコン樹脂か
ら構成される弾性体である。ボンディングリード８とチ
ップのボンディングパッド２をサーモソニックＴＡＢ
（Ｔｈｅｒｍｏｓｏｎｉｃ Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏｎｄｉｎｇ）と類似に内部リードボンディン
グ方法を使用して電気的に連結した後に、外部の環境か
ら保護するためにシリコン９によって封止する。
【０００５】ここで、フレキシブル回路基板５は銅とポ
リイミドから構成されており、アレイバンプ３はニッケ
ルに金をコーティングして０．１ｍｍの高さとなってい
る。ＴＣＣからは平均で電気的な連結の長さが１．０ｍ
ｍ〜１．５ｍｍであるので、インダクタンスとキャパシ
タンスおよび信号の遅延が大変極小であり、基板の実装
時に高密度の実装が可能であるという長所がある。
【０００６】
【発明が解決しようとする課題】しかし、このようなＴ
ＣＣにおいてはその価格が高価であるアレイバンプ３、
フレキシブル回路基板５等を使用しているので、その製
造費用が増加され、チップ１のボンディングパッド２と
ボンディングリード８を連結するための半導体チップの
整列とボンディングリードの連結方法がＴＡＢと類似で
あるので、ワイヤボンディングによる連結方式に比べそ
の量産性の側面から難しさが多大であるという問題点が
あった。
【０００７】したがって、本発明の目的は製造費用が廉
価で大量生産が可能なチップスケールのパッケージを提
供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために請求項１記載の第１の発明からは、ボンディン
グパッドが形成される活性面を有する半導体チップと、
前記半導体チップの活性面に固着接続される回路板と、
前記回路板と半導体チップとを付着させるテープと、前
記半導体チップのボンディングパッドと前記回路板とを
電気的に連結するワイヤと、前記半導体チップを外部か
ら保護する封止を具備したチップスケールのパッケージ
において、前記回路板には段差が形成され、当該段差の
うち高い部分に当該回路板が外部端子と接続する実装パ
ッドが形成され、当該段差のうち低い部分に回路パター
ンが形成され、当該段差のうち高い部分に形成された実
装パッドは封止されずに外部に露出されていることを要
旨とする。従って、既存に使用してあった金属リードフ
レーム、プラスチック組立工程をそのままに利用するこ
とができる。製造費用が廉価で大量生産が可能にでき
る。
【０００９】請求項２記載の第２の発明は、前記回路板
は、熱伝導性が優秀な金属から構成されたことをことを
要旨とする。従って、効率的な熱放出が行なわれる。
【００１０】請求項３記載の第３の発明は、前記回路板
は、その端部が高く、その中央部が低いように段差が形
成され、前記中央部には、孔が形成されて、前記ワイヤ
が前記ボンディングパッドにボンディングされることを
要旨とする。従って、パッケージを外部端子と電気的に
連結できる。
【００１１】請求項４記載の第４の発明は、前記回路板
は、その端部が低く、その中央部が高いように段差が形
成されたことを要旨とする。従って、パッケージを外部
端子と電気的に連結できる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
【００１３】図１は本発明によるチップスケールのパッ
ケージの一つの実施形態の断面図である。半導体チップ
１０の活性面（ボンディングパッドおよび回路素子が形
成されている面）にポリイミドテープ１４を利用して金
属回路基板１２に付着させてから、金またはアルミニウ
ムワイヤ１６を利用して電気的に連結し外部環境から保
護するために封止樹脂１８により封止する。このとき、
封止は回路基板の表面中の実装パッドが形成されている
部分が外部に露出されるように実施する。
【００１４】ここで、半導体チップ１０と金属回路基板
１２の電気的な連結は既存のプラスチックパッケージか
ら使用してあったワイヤボンディング方法と同様に金ま
たはアルミニウムワイヤを使用する。そして、封止樹脂
１８に使用される物質は従来プラスチックパッケージか
ら使用するものと同一の熱硬化性樹脂であるエポキシモ
ールディングコンパウンド（ＥＭＣ）を使用することが
でき、またはチップオンボード（ＣＯＢ；Ｃｈｉｐ Ｏ
ｎ Ｂｏａｒｄ）も使用することもできる。
【００１５】金属回路基板１２は効率的な熱放出が行な
われるように金属薄膜となっており、例えば絶縁性の物
質を塗布した薄い銅板を使用することができる。
【００１６】本発明によるパッケージの金属回路基板１
２は図１乃至図３に図示のような形態をもつことができ
る。即ち、基板１２の端部に図中上方向に（図１）また
は下方向に（図３）段差を形成する。図中上方向に段差
が形成された領域にはパッケージを外部端子と電気的に
連結させるための実装パッド１９が形成されており、封
止時にその部分が外部に露出されるように封止を行な
う。一方、図中下方向に段差が形成された領域にはワイ
ヤを通じて金属回路基板１２をチップに連結させて回路
パターンがその表面に形成されている。
【００１７】上記金属回路基板１２を以下に示す如くよ
り詳細に説明する。
【００１８】図２を参照すると、金属回路基板１２は薄
い銅板上に絶縁物質を塗布してから、その上にチップと
の電気的な連結のための回路パターン１７と外部端子と
パッケージを電気的に連結させるための実装パッド１９
を配線した形態からなっている。本発明による回路基板
の一つの具現によると、図２に図示のように、回路基板
１２は、その端部面に図中上方向に段差が形成されてお
り、下方向に段差が形成されている中心部には孔が形成
されている。上方向に段差が形成された端部面にはパッ
ケージを外部端子と連結させるための実装パッド（図示
せず）がその表面に具備されており、下方向に段差が形
成された中心部にはホールおよび前記基板に対応するボ
ンディングパッドの有するチップ１０に電気的に連結さ
せるための回路パターンが形成されている。フレキシブ
ル回路基板１２は接着剤テープ１４によってチップ１０
に接着されている。
【００１９】上記の如く得られたパッケージをモールデ
ィングコンパウンドを利用して、実装パッド１９が形成
されている図中上方向に段差が形成された端部領域が露
出されるようにして封止を行なう。
【００２０】実装パッド１９は外部回路にＣＳＰが実装
されるときソルダリングされる部分として、本発明のＣ
ＳＰを外部回路基板に実装する方法および既存のプラス
チックパッケージと同一に進行される。即ち、外部回路
基板のチップ実装位置にソルダペースト（ｓｏｌｄｅｒ
ｐａｓｔｅ）を塗布した後、ＣＳＰを載置してからソ
ルダリフロー（ｓｏｌｄｅｒ ｒｅｆｌｏｗ）すること
によってＣＳＰの実装が行なわれる。
【００２１】図３を参照すると、半導体チップ２０はポ
リイミドテープ２４によって所定の回路パターンが形成
されている金属回路基板２２に付着されている。図３に
図示のパッケージにおいて、金属回路基板はチップより
その大きさが小さい。チップ２０と回路基板２２の電気
的な連結はワイヤ２６によって行なわれており、封止樹
脂２８によって半導体チップは外部から保護される。図
１と関連させて説明したように、チップ２０と回路板２
２の電気的な連結はプラスチックパッケージ工程から使
用したものと同一のワイヤボンディング方法を使用して
行なうことができ、封止樹脂およびエポキシモールディ
ングコンパウンドを使用するとか、ＣＯＢから使用した
ことをそのままに適用することができる。
【００２２】封止は外部端子との電気的な連結のための
実装パッドが形成されている基板の表面部分が露出され
るようにして行なう。
【００２３】図４は図３に図示の本発明のチップスケー
ルのパッケージに使用される金属回路基板の平面図であ
る。金属回路基板２２は熱放出を極大化するために薄い
銅板上に絶縁物質として薄い膜を塗布してから、その上
に回路パターン３４を配線し実装パッド３６を形成させ
た状態からなっている。実装パッド３６は前記実施形態
のように外部回路に実装されるときソルダリングされる
部分である。
【００２４】
【発明の効果】以上の説明のように本発明によるチップ
スケールのパッケージは既存に使用中である組立工程を
そのままに利用することができ、チップと金属回路基板
を付着する工程、金線連結工程、封止工程によって完了
されて、その工程が大変簡単にして大量生産および歩留
り向上に寄与することができる。
【００２５】また、既存のチップスケールパッケージ方
式から使用するフレキシブル回路、アレイバンパ、ＴＡ
Ｂボンディング等その単価が高価である材料および工程
が必要ではないので、廉価に製造することができるとい
う長所がある。
【図面の簡単な説明】
【図１】本発明によるチップスケールのパッケージの一
つの実施形態の断面図である。
【図２】本発明によるチップスケールのパッケージに使
用される金属回路基板の平面図である。
【図３】本発明によるチップスケールのパッケージのま
た他の実施形態の断面図である。
【図４】本発明によるチップスケールのパッケージに使
用される金属回路基板の平面図である。
【図５】従来のチップスケールのパッケージの断面図で
ある。
【符号の説明】
１０，２０ 半導体チップ １２，２２ 金属回路基板 １４，２４ ポリイミドテープ １６，２６ ボンディングワイヤ １８，２８ 封止樹脂 ３４ 回路パターン ３６ 実装パッド

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ボンディングパッドが形成される活性面
    を有する半導体チップと、前記半導体チップの活性面に
    固着接続される回路板と、前記回路板と半導体チップと
    を付着させるテープと、前記半導体チップのボンディン
    グパッドと前記回路板とを電気的に連結するワイヤと、
    前記半導体チップを外部から保護する封止を具備したチ
    ップスケールのパッケージにおいて、 前記回路板には段差が形成され、当該段差のうち高い部
    分に当該回路板が外部端子と接続する実装パッドが形成
    され、当該段差のうち低い部分に回路パターンが形成さ
    れ、当該段差のうち高い部分に形成された実装パッドは
    封止されずに外部に露出されていることを特徴とするチ
    ップスケールのパッケージ。
  2. 【請求項２】 前記回路板は、熱伝導性が優秀な金属か
    ら構成されたことを特徴とする請求項１記載のチップス
    スケールのパッケージ。
  3. 【請求項３】 前記回路板は、その端部が高く、その中
    央部が低いように段差が形成され、前記中央部には、孔
    が形成されて、前記ワイヤが前記ボンディングパッドに
    ボンディングされることを特徴とする請求項１記載のチ
    ップスケールのパッケージ。
  4. 【請求項４】 前記回路板は、その端部が低く、その中
    央部が高いように段差が形成されたことを特徴とする請
    求項１記載のチップスケールのパッケージ。
JP7310873A 1995-08-22 1995-11-29 金属の回路基板を有するチップスケールのパッケージ Expired - Lifetime JP2644711B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1995-25959 1995-08-22
KR1019950025959A KR0169820B1 (ko) 1995-08-22 1995-08-22 금속 회로 기판을 갖는 칩 스케일 패키지

Publications (2)

Publication Number Publication Date
JPH0964247A JPH0964247A (ja) 1997-03-07
JP2644711B2 true JP2644711B2 (ja) 1997-08-25

Family

ID=19424094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7310873A Expired - Lifetime JP2644711B2 (ja) 1995-08-22 1995-11-29 金属の回路基板を有するチップスケールのパッケージ

Country Status (3)

Country Link
US (1) US5684330A (ja)
JP (1) JP2644711B2 (ja)
KR (1) KR0169820B1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US6043100A (en) * 1996-04-19 2000-03-28 Weaver; Kevin Chip on tape die reframe process
JP3427874B2 (ja) * 1996-05-16 2003-07-22 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法
JP2828057B2 (ja) * 1996-08-21 1998-11-25 日本電気株式会社 チップサイズパッケージ
JP3026426B2 (ja) * 1996-08-29 2000-03-27 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法及びその金型構造
US5986334A (en) * 1996-10-04 1999-11-16 Anam Industrial Co., Ltd. Semiconductor package having light, thin, simple and compact structure
DE19708617C2 (de) * 1997-03-03 1999-02-04 Siemens Ag Chipkartenmodul und Verfahren zu seiner Herstellung sowie diesen umfassende Chipkarte
KR100475337B1 (ko) * 1997-09-13 2005-07-01 삼성전자주식회사 고전력칩스케일패키지및그제조방법
KR100459820B1 (ko) * 1997-09-13 2005-07-07 삼성전자주식회사 칩스케일패키지및그제조방법
KR100246587B1 (ko) * 1997-09-19 2000-03-15 유무성 볼 그리드 어레이 반도체 팩키지
US6028354A (en) * 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
JPH11233554A (ja) * 1998-02-17 1999-08-27 Mitsubishi Electric Corp 半田バンプの矯正方法
JP2000022039A (ja) * 1998-07-06 2000-01-21 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6479887B1 (en) 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
JP2000138317A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc 半導体装置及びその製造方法
JP2000138262A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
US6541872B1 (en) 1999-01-11 2003-04-01 Micron Technology, Inc. Multi-layered adhesive for attaching a semiconductor die to a substrate
US6373268B1 (en) 1999-05-10 2002-04-16 Intel Corporation Test handling method and equipment for conjoined integrated circuit dice
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US20020125568A1 (en) * 2000-01-14 2002-09-12 Tongbi Jiang Method Of Fabricating Chip-Scale Packages And Resulting Structures
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
TW200514484A (en) * 2003-10-08 2005-04-16 Chung-Cheng Wang Substrate for electrical device and methods of fabricating the same
KR100639702B1 (ko) 2004-11-26 2006-10-30 삼성전자주식회사 패키지된 반도체 다이 및 그 제조방법
DE102004057485B4 (de) 2004-11-29 2007-10-18 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP2013232620A (ja) 2012-01-27 2013-11-14 Rohm Co Ltd チップ部品
CN104584210B (zh) 2012-12-21 2017-09-26 松下知识产权经营株式会社 电子部件封装件及其制造方法
JP5624697B1 (ja) 2012-12-21 2014-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
JP5624700B1 (ja) 2012-12-21 2014-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
US9825209B2 (en) 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819041A (en) * 1983-12-30 1989-04-04 Amp Incorporated Surface mounted integrated circuit chip package and method for making same
JPS6423428A (en) * 1987-07-20 1989-01-26 Mitsubishi Electric Corp Recording medium driver and focus tracking device in recording medium driver
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
US5233220A (en) * 1989-06-30 1993-08-03 Texas Instruments Incorporated Balanced capacitance lead frame for integrated circuits and integrated circuit device with separate conductive layer
EP0478240A3 (en) * 1990-09-24 1993-05-05 Texas Instruments Incorporated Insulated lead frame for integrated circuits and method of manufacture thereof
JP2609382B2 (ja) * 1991-10-01 1997-05-14 三菱電機株式会社 半導体装置
JP2682307B2 (ja) * 1991-11-13 1997-11-26 日本電気株式会社 半導体集積回路の実装方法
KR940007757Y1 (ko) * 1991-11-14 1994-10-24 금성일렉트론 주식회사 반도체 패키지
JPH05144985A (ja) * 1991-11-18 1993-06-11 Sanyo Electric Co Ltd 混成集積回路装置
EP0576708A1 (de) * 1992-07-01 1994-01-05 Siemens Aktiengesellschaft Integrierter Schaltkreis mit Leiterrahmen
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置

Also Published As

Publication number Publication date
KR0169820B1 (ko) 1999-01-15
KR970013236A (ko) 1997-03-29
JPH0964247A (ja) 1997-03-07
US5684330A (en) 1997-11-04

Similar Documents

Publication Publication Date Title
JP2644711B2 (ja) 金属の回路基板を有するチップスケールのパッケージ
US6531337B1 (en) Method of manufacturing a semiconductor structure having stacked semiconductor devices
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US6528876B2 (en) Semiconductor package having heat sink attached to substrate
US5917242A (en) Combination of semiconductor interconnect
US6507107B2 (en) Semiconductor/printed circuit board assembly
US6528722B2 (en) Ball grid array semiconductor package with exposed base layer
KR100260997B1 (ko) 반도체패키지
US6534858B2 (en) Assembly and methods for packaged die on pcb with heat sink encapsulant
US20110089564A1 (en) Adhesive on wire stacked semiconductor package
US20050189623A1 (en) Multiple die package
US20100019362A1 (en) Isolated stacked die semiconductor packages
KR20050022558A (ko) Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
JPH08250653A (ja) マルチチップモジュールパッケージ
US6894904B2 (en) Tab package
US20070166882A1 (en) Methods for fabricating chip-scale packages having carrier bonds
JP2003243565A (ja) パッケージ化半導体装置およびその製作方法
JPH1197570A (ja) 半導体装置およびその製造方法ならびに半導体装置の実装方法
KR100411810B1 (ko) 플립기술을이용한크기형반도체패키지
KR100370851B1 (ko) 반도체패키지
JPH03237747A (ja) 半導体装置
KR20010060879A (ko) 볼 그리드 어레이 패키지와 그 제조 방법
KR19980035064A (ko) 적층형 반도체 칩 패키지
KR20080048857A (ko) 반도체 패키지 및 이의 제조 방법
KR19990017845U (ko) 반도체 패키지

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090502

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100502

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120502

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130502

Year of fee payment: 16

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term