JP2682307B2 - 半導体集積回路の実装方法 - Google Patents
半導体集積回路の実装方法Info
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の実装方
法に関し、特にハイスピードな半導体集積回路を高密度
かつ低価格に実装する方法を提供することに係わる。
法に関し、特にハイスピードな半導体集積回路を高密度
かつ低価格に実装する方法を提供することに係わる。
【０００２】
【従来の技術】従来、本発明が対象とする実装方法とし
ては、１９８９年５月に開催の３９回ＥＣＣ（エレクト
ロニクス コンポーネンツ コンファレンス，Ｅｌｅｃ
ｔｒｏｎｉｃｓ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ）に報告されたもの、すなわち、図７に示した
実装、および雑誌アイイーイーイー スペクトラム（Ｉ
ＥＥＥ Ｓｐｅｃｔｒｕｍ）１９９０年３月号の表紙な
らびに論文「マルチチップ モジュール：次世代のパッ
ケージ（Ｍｕｌｔｉｃｈｉｐ ｍｏｄｕｌｅｓ：ｎｅｘ
ｔ−ｇｅｎｅｒａｔｉｏｎ Ｐａｃｋａｇｅｓ．）」に
記載されているもの、すなわち図８に示した実装が知ら
れている。
ては、１９８９年５月に開催の３９回ＥＣＣ（エレクト
ロニクス コンポーネンツ コンファレンス，Ｅｌｅｃ
ｔｒｏｎｉｃｓ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ）に報告されたもの、すなわち、図７に示した
実装、および雑誌アイイーイーイー スペクトラム（Ｉ
ＥＥＥ Ｓｐｅｃｔｒｕｍ）１９９０年３月号の表紙な
らびに論文「マルチチップ モジュール：次世代のパッ
ケージ（Ｍｕｌｔｉｃｈｉｐ ｍｏｄｕｌｅｓ：ｎｅｘ
ｔ−ｇｅｎｅｒａｔｉｏｎ Ｐａｃｋａｇｅｓ．）」に
記載されているもの、すなわち図８に示した実装が知ら
れている。
【０００３】図７の実装では、セラミック多層基板２７
の主表面に、ポリイミド／メタル多層配線による微細配
線層２を形成し、その表面に複数個のＶＬＳＩチップ３
を合金層４でダイボンディングしている。ＶＬＳＩチッ
プ３と微細配線層２との電気的接続は、ワイヤーボンデ
ィング法によりワイヤー１５で行っている。セラミック
多層基板２７の主表面側にキャップ８およびグリッドア
レイ状のリードピン２３を取り付ける。微細配線層２に
は、放熱用のメタル２８が埋込まれている。反対面側に
放熱フィン１３をサーマルグリース１４で取付けてい
る。
の主表面に、ポリイミド／メタル多層配線による微細配
線層２を形成し、その表面に複数個のＶＬＳＩチップ３
を合金層４でダイボンディングしている。ＶＬＳＩチッ
プ３と微細配線層２との電気的接続は、ワイヤーボンデ
ィング法によりワイヤー１５で行っている。セラミック
多層基板２７の主表面側にキャップ８およびグリッドア
レイ状のリードピン２３を取り付ける。微細配線層２に
は、放熱用のメタル２８が埋込まれている。反対面側に
放熱フィン１３をサーマルグリース１４で取付けてい
る。
【０００４】図８の実装では、シリコン基板１を使用
し、その主表面に複数個のＶＬＳＩチップ３を合金層４
でダイボンディングしている。ＶＬＳＩチップ３搭載部
以外の場所には、微細配線層２が形成されている。ＶＬ
ＳＩチップ３と微細配線層２との間は、ワイヤボンディ
ング法によりワイヤー１５で行っている。図８に示した
ように、シリコン基板１は大型パッケージ（材質は例え
ばコバール）２９にマウント材３０で固定される。シリ
コン基板１と引き出しリード３１はワイヤーボンディン
グ法によりワイヤー３２で接続される。大型パッケージ
２９の表面側にはキャップ８が被せられ、シームウェル
ダ法他で封止される。大型パッケージ２９の裏面側には
放熱フィン１３がサーマルグリース１４により取付けら
れている。
し、その主表面に複数個のＶＬＳＩチップ３を合金層４
でダイボンディングしている。ＶＬＳＩチップ３搭載部
以外の場所には、微細配線層２が形成されている。ＶＬ
ＳＩチップ３と微細配線層２との間は、ワイヤボンディ
ング法によりワイヤー１５で行っている。図８に示した
ように、シリコン基板１は大型パッケージ（材質は例え
ばコバール）２９にマウント材３０で固定される。シリ
コン基板１と引き出しリード３１はワイヤーボンディン
グ法によりワイヤー３２で接続される。大型パッケージ
２９の表面側にはキャップ８が被せられ、シームウェル
ダ法他で封止される。大型パッケージ２９の裏面側には
放熱フィン１３がサーマルグリース１４により取付けら
れている。
【０００５】この他に、関連する実装方法としては、１
９８７年５月に開催された３７回ＥＣＣに報告された実
装（Ｃ．Ｊ．Ｂａｒｔｌｅｔｔ他「Ｍｕｌｔｉ−Ｃｈｉ
ｐＰａｃｋａｇｉｎｇ Ｄｅｓｉｇｎ ｆｏｒ ＶＬＳ
Ｉ−Ｂａｓｅｄ Ｓｙｓｔｅｍｓ」）が知られている。
それは、シリコン基板の主表面にポリイミド／メタル多
層による微細配線層を形成し、フリップチップをそこに
チップ接続するものである。高密度化，高速化（低イン
ダクタンス，デカップリング容量内蔵等）、その他の点
において、基本的に優れた内容を有し、将来型実装方法
として示唆に富んだものである。しかしながら、本発明
が対象とする分野においては放熱面で技術バリアを克明
できていない。
９８７年５月に開催された３７回ＥＣＣに報告された実
装（Ｃ．Ｊ．Ｂａｒｔｌｅｔｔ他「Ｍｕｌｔｉ−Ｃｈｉ
ｐＰａｃｋａｇｉｎｇ Ｄｅｓｉｇｎ ｆｏｒ ＶＬＳ
Ｉ−Ｂａｓｅｄ Ｓｙｓｔｅｍｓ」）が知られている。
それは、シリコン基板の主表面にポリイミド／メタル多
層による微細配線層を形成し、フリップチップをそこに
チップ接続するものである。高密度化，高速化（低イン
ダクタンス，デカップリング容量内蔵等）、その他の点
において、基本的に優れた内容を有し、将来型実装方法
として示唆に富んだものである。しかしながら、本発明
が対象とする分野においては放熱面で技術バリアを克明
できていない。
【０００６】
【発明が解決しようとする課題】図７および図８に示し
た従来の実装方法は、マルチチップパッケージング（以
下 ＭＣＰという）と呼ばれるもので、シングルチップ
パッケージングで、プリント配線板上に実装する通常の
方法に比べると、それ自身，チップ間遅延時間，サイ
ズ，重量，使用資材量他、数々の優れた点を有する次世
代型の実装方法と云える。しかしながら、それらは、ま
だ、以下に述べるような技術的問題点について不足であ
った。
た従来の実装方法は、マルチチップパッケージング（以
下 ＭＣＰという）と呼ばれるもので、シングルチップ
パッケージングで、プリント配線板上に実装する通常の
方法に比べると、それ自身，チップ間遅延時間，サイ
ズ，重量，使用資材量他、数々の優れた点を有する次世
代型の実装方法と云える。しかしながら、それらは、ま
だ、以下に述べるような技術的問題点について不足であ
った。
【０００７】まず、図７の実装方法は、ポリイミド／メ
タル多層配線技術により微細配線層２を形成し、ＶＬＳ
Ｉチップ３の間を短かく接続すること、ＶＬＳＩチップ
３の周辺のみを局部的にキャップ８で封止する点は優れ
ているが、放熱面が問題である。ＭＣＰでは、実装密度
が高密度化される分、例えば図９に示すようにプリント
配線板（ＰＷＢ）によるシングルチップパッケージング
よりも発熱密度が高くなり、放熱面が重要である。
タル多層配線技術により微細配線層２を形成し、ＶＬＳ
Ｉチップ３の間を短かく接続すること、ＶＬＳＩチップ
３の周辺のみを局部的にキャップ８で封止する点は優れ
ているが、放熱面が問題である。ＭＣＰでは、実装密度
が高密度化される分、例えば図９に示すようにプリント
配線板（ＰＷＢ）によるシングルチップパッケージング
よりも発熱密度が高くなり、放熱面が重要である。
【０００８】図９から分かるように、年々，発熱密度が
急速に上昇しており、ＭＣＰにとって放熱面の技術的ブ
レークスルーは、基本的技術課題になっている。
急速に上昇しており、ＭＣＰにとって放熱面の技術的ブ
レークスルーは、基本的技術課題になっている。
【０００９】図７の実装方法の主たる放熱経路は、ＶＬ
ＳＩチップ３→合金層４→メタル２８→セラミック多層
基板２７→サーマルグリース１４→放熱フィン１３であ
る。ここで、熱伝導率の悪いポリイミド層に対して、放
熱用のメタル２８を形成しているがポリイミド層に埋込
む以上、チップの裏面面積比で５０％を大きく越えるも
のではない。また、ここでのグリーンシート法で容易に
製造できるセラミックはいわゆるアルミナであり、その
熱伝導率は、〜２０Ｗ／ｍ・ｋと悪い。これらの点か
ら、図７の実装方法は、放熱能力が低い。
ＳＩチップ３→合金層４→メタル２８→セラミック多層
基板２７→サーマルグリース１４→放熱フィン１３であ
る。ここで、熱伝導率の悪いポリイミド層に対して、放
熱用のメタル２８を形成しているがポリイミド層に埋込
む以上、チップの裏面面積比で５０％を大きく越えるも
のではない。また、ここでのグリーンシート法で容易に
製造できるセラミックはいわゆるアルミナであり、その
熱伝導率は、〜２０Ｗ／ｍ・ｋと悪い。これらの点か
ら、図７の実装方法は、放熱能力が低い。
【００１０】次に図８の実装方法は、図７のセラミック
部分を熱伝導率が〜１５０ｗ／ｍ・ｋと高いシリコン基
板１にし、かつＶＬＳＩチップ３の裏面を合金層４でダ
イレクトにシリコン基板１へダイボンディングしている
点は放熱面を改善している。但し、シリコン基板１の機
械的強度が不足するために、大型パッケージ２９にマウ
ント材３０によりボンディングしている。シングルパッ
ケージング用のパッケージに比較して、この大型パッケ
ージ２９は極めて大型であり、現在のパッケージ製造技
術では、コバール材に金メッキを施し、引き出しリード
をハーメチック化したものか、セラミックパッケージし
か製造し得ない。それらは、どちらも高価格であり、現
状ではＶＬＳＩチップ３を搭載したシリコン基板１の部
分よりも高価格である。
部分を熱伝導率が〜１５０ｗ／ｍ・ｋと高いシリコン基
板１にし、かつＶＬＳＩチップ３の裏面を合金層４でダ
イレクトにシリコン基板１へダイボンディングしている
点は放熱面を改善している。但し、シリコン基板１の機
械的強度が不足するために、大型パッケージ２９にマウ
ント材３０によりボンディングしている。シングルパッ
ケージング用のパッケージに比較して、この大型パッケ
ージ２９は極めて大型であり、現在のパッケージ製造技
術では、コバール材に金メッキを施し、引き出しリード
をハーメチック化したものか、セラミックパッケージし
か製造し得ない。それらは、どちらも高価格であり、現
状ではＶＬＳＩチップ３を搭載したシリコン基板１の部
分よりも高価格である。
【００１１】シリコン基板１は平面サイズが４０〜１２
０ｍｍ□、厚さが約１ｍｍ程度である形状からして、断
面方向の応力に対して機械的補強すればよいのを高価格
な大型パッケージで行なっている点は解決されるべき課
題である。図８の実装方法ではＶＬＳＩチップ３とその
周辺のみを封止すればよいものを、全体を封止してい
る。そのために、密封が難しくなり、いたずらにパッケ
ージを高価なものにしている。この点も解決されるべき
課題である。
０ｍｍ□、厚さが約１ｍｍ程度である形状からして、断
面方向の応力に対して機械的補強すればよいのを高価格
な大型パッケージで行なっている点は解決されるべき課
題である。図８の実装方法ではＶＬＳＩチップ３とその
周辺のみを封止すればよいものを、全体を封止してい
る。そのために、密封が難しくなり、いたずらにパッケ
ージを高価なものにしている。この点も解決されるべき
課題である。
【００１２】
【課題を解決するための手段】本発明による実装方法で
は、回路基板として熱伝導率，表面平坦性，熱膨張係数
マッチング，価格面に優れたシリコン基板を使用する。
シリコン基板を冷却フィンに直付けして機械的補強を図
かる。ＶＬＳＩチップぱシリコン基板にダイレクトにダ
イボンディングされており、チップから冷却フィンまで
の放熱経路が低熱抵抗化されている。
は、回路基板として熱伝導率，表面平坦性，熱膨張係数
マッチング，価格面に優れたシリコン基板を使用する。
シリコン基板を冷却フィンに直付けして機械的補強を図
かる。ＶＬＳＩチップぱシリコン基板にダイレクトにダ
イボンディングされており、チップから冷却フィンまで
の放熱経路が低熱抵抗化されている。
【００１３】ＶＬＳＩチップとその周辺部分のみを密封
々止する。シリコン基板からの外部へのリードの引き出
しにはＴＡＢ（テープ・オーテメーティッド・ボンディ
ング）法を使用し、表面実装に適するものになってい
る。
々止する。シリコン基板からの外部へのリードの引き出
しにはＴＡＢ（テープ・オーテメーティッド・ボンディ
ング）法を使用し、表面実装に適するものになってい
る。
【００１４】
【実施例】以下、本発明について、図面を参照して説明
する。
する。
【００１５】図１は、本発明の第１の実施例を示す断面
図である。図２および図３は、それぞれ図１の上面図お
よび下面図である。
図である。図２および図３は、それぞれ図１の上面図お
よび下面図である。
【００１６】図１は、次の構成を示している。すなわ
ち、シリコン基板１の主表面には、ポリイミド／メタ
ル、あるいはＳｉＯ2 ／メタルの多層配線技術で微細配
線層２が形成されている。ＶＬＳＩチップ３に該当する
所定の部分にはそれは形成されてない。従って、ＶＬＳ
Ｉチップ３は合金層４を介して、シリコン基板１にダイ
レクトに接着されている。ここで合金層４が選択された
理由は、接着部分の熱抵抗を低く抑えるためである。Ｖ
ＬＳＩチップ３および微細配線層２には、それぞれバン
プ５およびバンプ６が形成され、両者をＴＡＢ（テープ
・オートメーティッド・ボンディング：Ｔａｐｅ Ａｕ
ｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）のリード７接続して
いる。ＶＬＳＩチップ３，バンプ５，リード７，バンプ
６および微細配線層２をカバーするキャップ８が設けら
れている。それは接着材９により接着固定され、ＶＬＳ
Ｉチップ３他を密封している。
ち、シリコン基板１の主表面には、ポリイミド／メタ
ル、あるいはＳｉＯ2 ／メタルの多層配線技術で微細配
線層２が形成されている。ＶＬＳＩチップ３に該当する
所定の部分にはそれは形成されてない。従って、ＶＬＳ
Ｉチップ３は合金層４を介して、シリコン基板１にダイ
レクトに接着されている。ここで合金層４が選択された
理由は、接着部分の熱抵抗を低く抑えるためである。Ｖ
ＬＳＩチップ３および微細配線層２には、それぞれバン
プ５およびバンプ６が形成され、両者をＴＡＢ（テープ
・オートメーティッド・ボンディング：Ｔａｐｅ Ａｕ
ｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）のリード７接続して
いる。ＶＬＳＩチップ３，バンプ５，リード７，バンプ
６および微細配線層２をカバーするキャップ８が設けら
れている。それは接着材９により接着固定され、ＶＬＳ
Ｉチップ３他を密封している。
【００１７】シリコン基板１の周辺部分には、バンプ１
０が設けられ、ＴＡＢのリード１１が外部への引き出し
リードとして、接続されている。ＴＡＢのテープベース
材がリードの補強層１２として設けられている。
０が設けられ、ＴＡＢのリード１１が外部への引き出し
リードとして、接続されている。ＴＡＢのテープベース
材がリードの補強層１２として設けられている。
【００１８】シリコン基板１の裏面側には放熱フィン１
３が熱伝導率の高いサーマルグリース１４によって接着
されている。
３が熱伝導率の高いサーマルグリース１４によって接着
されている。
【００１９】図１，図２および図３に示した本発明の実
施例においては、具体的に次に記載しているようになっ
ている。シリコン基板１は、サイズが一辺か４０ｍｍ〜
１００ｍｍの正方形で、厚さが０．５〜１．０ｍｍであ
る。微細配線層は層間絶縁膜として、２〜１５μｍ厚さ
のポリイミドを、導体層として厚さ、１〜３μｍ，幅５
〜２０μｍ，ピッチ１０〜５０μｍのＣｕ配線を２〜５
層形成して使用した。ＶＬＳＩチップ３としては当社が
製造しているマイコン，メモリ，ゲートアレイのチップ
を適当に選択して使用した。すなわち、そのサイズとし
ては、１辺が１０〜２０ｍｍの正方形，Ｉ／Ｏ数（入出
力のリード端子数）が２００〜７００個，ボンディング
パッドピッチが８０〜１２０μｍのものであった。ＶＬ
ＳＩチップ３の数量は４〜２０個であった。
施例においては、具体的に次に記載しているようになっ
ている。シリコン基板１は、サイズが一辺か４０ｍｍ〜
１００ｍｍの正方形で、厚さが０．５〜１．０ｍｍであ
る。微細配線層は層間絶縁膜として、２〜１５μｍ厚さ
のポリイミドを、導体層として厚さ、１〜３μｍ，幅５
〜２０μｍ，ピッチ１０〜５０μｍのＣｕ配線を２〜５
層形成して使用した。ＶＬＳＩチップ３としては当社が
製造しているマイコン，メモリ，ゲートアレイのチップ
を適当に選択して使用した。すなわち、そのサイズとし
ては、１辺が１０〜２０ｍｍの正方形，Ｉ／Ｏ数（入出
力のリード端子数）が２００〜７００個，ボンディング
パッドピッチが８０〜１２０μｍのものであった。ＶＬ
ＳＩチップ３の数量は４〜２０個であった。
【００２０】合金層４としてはＡｕ−Ｓｉ合金層を使用
した。シリコン基板１およびＶＬＳＩチップ３の裏面に
予め、Ａｕ層およびＡｕ−Ｓｉ層をメタライズしてお
き、合金化を行った。合金化にあたっては、ボイドが発
生しないように特別な配慮を施しながら実施した。
した。シリコン基板１およびＶＬＳＩチップ３の裏面に
予め、Ａｕ層およびＡｕ−Ｓｉ層をメタライズしてお
き、合金化を行った。合金化にあたっては、ボイドが発
生しないように特別な配慮を施しながら実施した。
【００２１】バンプ５，バンプ６，およびバンプ１０
は、メッキ法で高さ５〜３０μｍに形成された金属バン
プで、それぞれＡｕ，高融点Ｐｂ／Ｓｎ，共晶Ｐｂ／Ｓ
ｎのバンプである。またリード７およびリード１１は厚
さが１５〜３５μｍで幅が４０〜８０μｍのＣｕにＡｕ
もしくはＳｎをメッキした金属リードである。
は、メッキ法で高さ５〜３０μｍに形成された金属バン
プで、それぞれＡｕ，高融点Ｐｂ／Ｓｎ，共晶Ｐｂ／Ｓ
ｎのバンプである。またリード７およびリード１１は厚
さが１５〜３５μｍで幅が４０〜８０μｍのＣｕにＡｕ
もしくはＳｎをメッキした金属リードである。
【００２２】キャップ８は、プラスチック製、もしくは
コバール等メタル製のキャップを使用した。接着材９に
は実施例においては、エポキシ系の接着材を使用した。
コバール等メタル製のキャップを使用した。接着材９に
は実施例においては、エポキシ系の接着材を使用した。
【００２３】放熱フィン１３はＡｌ製でフィンの厚さと
ピッチを実験と熱設計シミュレーションで高性能放熱を
可能にした特別製の放熱フィンを使用した。図にはスト
レートフィンタイプのものを示しているが実施例におい
ては、円板型，ピンアレイ型，特殊型も使用された。サ
ーマルグリース１４としては、市販品について接着性，
熱抵抗，作業性，安定性等を評価／選別して使用した。
ピッチを実験と熱設計シミュレーションで高性能放熱を
可能にした特別製の放熱フィンを使用した。図にはスト
レートフィンタイプのものを示しているが実施例におい
ては、円板型，ピンアレイ型，特殊型も使用された。サ
ーマルグリース１４としては、市販品について接着性，
熱抵抗，作業性，安定性等を評価／選別して使用した。
【００２４】以上、実施例について具体的に記載した
が、本発明の主旨に適うものであれば記載以外の実施が
可能なことは勿論である。
が、本発明の主旨に適うものであれば記載以外の実施が
可能なことは勿論である。
【００２５】図２は、図１の上面図である。図２は４個
のＶＬＳＩチップ３を実装したものを示している。同図
では、キャップ８の左半分部分を開いた状態を示してい
る。図中、バンプ５，バンプ６およびリード７をチップ
毎に４個記載しているが記載上の都合で、２００〜７０
０個を表示している。またバンプ１０およびリード１１
についても、同様に、記載上の都合で一部分しか記載し
ていないが、４辺から多数のリード１１が引き出されて
いる。
のＶＬＳＩチップ３を実装したものを示している。同図
では、キャップ８の左半分部分を開いた状態を示してい
る。図中、バンプ５，バンプ６およびリード７をチップ
毎に４個記載しているが記載上の都合で、２００〜７０
０個を表示している。またバンプ１０およびリード１１
についても、同様に、記載上の都合で一部分しか記載し
ていないが、４辺から多数のリード１１が引き出されて
いる。
【００２６】図３は、図１の下面図である。図２の場合
と同様に、記載上の都合から、バンプ１０およびリード
１１の一部分しか記載していないが、リード１１は４辺
から引き出されている。４個の破線で示された位置にＶ
ＬＳＩチップ３が搭載されている。図中は詳細を記載し
ていない。
と同様に、記載上の都合から、バンプ１０およびリード
１１の一部分しか記載していないが、リード１１は４辺
から引き出されている。４個の破線で示された位置にＶ
ＬＳＩチップ３が搭載されている。図中は詳細を記載し
ていない。
【００２７】図４は本発明の第２の実施例を示す断面図
である。
である。
【００２８】シリコン基板１（図中、微細配線層２は記
載していない）の主表面にＶＬＳＩチップ３を合金層４
により取り付けている。ＶＬＳＩチップ３とシリコン基
板１との電気的な接続はワイヤーボンディング法により
ＡｕもしくはＡｌのワイヤー１５で接続している。図１
と同様にＶＬＳＩチップ３とその周辺部分を局部的に密
封するようにキャップ８を被せる。ここでキャップ８は
この実施例では天井部分が平らになっており、最終的に
は接着材１６により、プリント配線板１７もしくはセラ
ミック基板に接着固定される。シリコン基板１のバンプ
１０とプリント配線板１７のバンプ１８とはリード１１
により接続される。シリコン基板１の裏面側には、放熱
フィン１３がサーマルグリースにより取り付けられてい
る。この実施例では接着材１６としては、エポキシ系の
接着材を使用したがそれ以外の材料でも可能である。
載していない）の主表面にＶＬＳＩチップ３を合金層４
により取り付けている。ＶＬＳＩチップ３とシリコン基
板１との電気的な接続はワイヤーボンディング法により
ＡｕもしくはＡｌのワイヤー１５で接続している。図１
と同様にＶＬＳＩチップ３とその周辺部分を局部的に密
封するようにキャップ８を被せる。ここでキャップ８は
この実施例では天井部分が平らになっており、最終的に
は接着材１６により、プリント配線板１７もしくはセラ
ミック基板に接着固定される。シリコン基板１のバンプ
１０とプリント配線板１７のバンプ１８とはリード１１
により接続される。シリコン基板１の裏面側には、放熱
フィン１３がサーマルグリースにより取り付けられてい
る。この実施例では接着材１６としては、エポキシ系の
接着材を使用したがそれ以外の材料でも可能である。
【００２９】図５は本発明の第３の実施例を示す断面図
である。図１で説明した実装方法をベースにしているが
次の点で異っている。すなわち、放熱フィン１３にガラ
スエポキシ製のピングリッドアレイ（ＰＰＧＡ）パッケ
ージのベース１９が接着材２０により取付けられてい
る。
である。図１で説明した実装方法をベースにしているが
次の点で異っている。すなわち、放熱フィン１３にガラ
スエポキシ製のピングリッドアレイ（ＰＰＧＡ）パッケ
ージのベース１９が接着材２０により取付けられてい
る。
【００３０】ベース１９は、図５に示したように、シリ
コン基板１が埋込めるように、穴が開けられている。シ
リコン基板１のバンプ１０とベース１９側のバンプ２１
とはリード１１で電気的に接続されている。ベース１９
の放熱フィン１３と反対側にはパッド２２に半田付けさ
れたグリッドアレイ状のピン２３が設けられている。
コン基板１が埋込めるように、穴が開けられている。シ
リコン基板１のバンプ１０とベース１９側のバンプ２１
とはリード１１で電気的に接続されている。ベース１９
の放熱フィン１３と反対側にはパッド２２に半田付けさ
れたグリッドアレイ状のピン２３が設けられている。
【００３１】図６は本発明の第４の実施例を示す断面図
である。図６はＶＬＳＩチップ３を搭載したシリコン基
板１の部分を抜き出して記載している。ＶＬＳＩチップ
３のバンプ５と微細配線層２のバンプ６とをリード７で
接続した後、各ＶＬＳＩチップ３をポッティング法によ
り樹脂２４でコートしている。ここで樹脂２４はエポキ
シ系樹脂で市販品の中からチップ保護効果，作業性，安
定性，自動化容易さ等を考慮して選択した。キュアを行
った後、保護フィルム２５を樹脂２４の上に被覆し、接
着材９により周辺部分で接着固定する。保護フィルム２
５の内部は密封される。一部には小さいが中空領域２６
（説明上の便利のため図６では誇張して記載している）
が存在し、温度変化により膨張あるいは収縮を繰り返す
が保護フィルム２５は柔軟性をもっており、それを吸収
できるようになっている。
である。図６はＶＬＳＩチップ３を搭載したシリコン基
板１の部分を抜き出して記載している。ＶＬＳＩチップ
３のバンプ５と微細配線層２のバンプ６とをリード７で
接続した後、各ＶＬＳＩチップ３をポッティング法によ
り樹脂２４でコートしている。ここで樹脂２４はエポキ
シ系樹脂で市販品の中からチップ保護効果，作業性，安
定性，自動化容易さ等を考慮して選択した。キュアを行
った後、保護フィルム２５を樹脂２４の上に被覆し、接
着材９により周辺部分で接着固定する。保護フィルム２
５の内部は密封される。一部には小さいが中空領域２６
（説明上の便利のため図６では誇張して記載している）
が存在し、温度変化により膨張あるいは収縮を繰り返す
が保護フィルム２５は柔軟性をもっており、それを吸収
できるようになっている。
【００３２】
【発明の効果】以上説明したように、本発明では従来使
用されていたアルミナに比較して熱伝導率で７〜８倍大
きいシリコン基板を使用している。それにより熱膨張係
数がマッチングできるため、合金層で大型なＶＬＳＩチ
ップをダイボンディングできる。さらにシリコン基板に
ダイレクトに熱伝導率の高いサーマルグリースで放熱フ
ィンを取付けている。この構造のために従来４．５℃／
Ｗ程度だった内部熱抵抗を１．２℃／Ｗ以下に低減でき
る。
用されていたアルミナに比較して熱伝導率で７〜８倍大
きいシリコン基板を使用している。それにより熱膨張係
数がマッチングできるため、合金層で大型なＶＬＳＩチ
ップをダイボンディングできる。さらにシリコン基板に
ダイレクトに熱伝導率の高いサーマルグリースで放熱フ
ィンを取付けている。この構造のために従来４．５℃／
Ｗ程度だった内部熱抵抗を１．２℃／Ｗ以下に低減でき
る。
【００３３】また、本発明では極めて高価な大型セラミ
ックパッケージ，大型メタルパッケージの類を使用しな
いので製造コストが１／２〜１／３にドラスチックに低
減される。
ックパッケージ，大型メタルパッケージの類を使用しな
いので製造コストが１／２〜１／３にドラスチックに低
減される。
【００３４】さらに本発明によれば、次の第１表の「本
発明」の欄に記載しているように、ＶＬＳＩチップ間を
高性能に接続することが実現できる。
発明」の欄に記載しているように、ＶＬＳＩチップ間を
高性能に接続することが実現できる。
【００３５】
【００３６】さらに本発明によれば密封領域が局部的な
ので封止が容易である。
ので封止が容易である。
【図１】本発明の第１の実施例の実装方法を示す断面
図。
図。
【図２】図１の上面図。
【図３】図１の下面図。
【図４】本発明の第２の実施例の実装方法を示す断面
図。
図。
【図５】本発明の第３の実施例の実装方法を示す断面
図。
図。
【図６】本発明の第４の実施例の実装方法を示す断面
図。
図。
【図７】従来技術を示す断面図である。
【図８】従来技術を示す断面図である。
【図９】本発明の技術的背景を示す発熱密度のトレンド
図である。
図である。
１ シリコン基板 ２ 微細配線層 ３ ＶＬＳＩチップ ４ 合金層 ５ バンプ ６ バンプ ７ リード ８ キャップ ９ 接着材 １０ バンプ １１ リード １２ 補強層 １３ 放熱フィン １４ サーマルグリース １５ ワイヤー １６ 接着材 １７ プリント配線板 １８ バンプ １９ ベース ２０ 接着材 ２１ バンプ ２２ パッド ２３ ピン ２４ 樹脂 ２５ 保護フィルム ２６ 中空領域 ２７ セラミック多層基板 ２８ メタル ２９ 大型パッケージ ３０ マウント材 ３１ 引き出しリード ３２ ワイヤー
Claims (4)
- 【請求項１】 回路基板上に、複数のＶＬＳＩ（超大規
模集積回路）チップを搭載する半導体集積回路の実装方
法において、回路基板としてシリコン基板を使用し、そ
の主表面側には、ＶＬＳＩチップが合金層により取り付
けられ、かつ、ＶＬＳＩチップ相当部分以外に微細配線
層が形成され、かつ、ＶＬＳＩチップと微細配線層と
は、低インダクタンス化して電気的に接続し、さらにＶ
ＬＳＩチップとその周辺部分を被覆するキャップにより
局部的に密封され、一方、シリコン基板の裏面側には熱
伝導率の高いサーマルグリースで放熱フィンが取付けら
れていることを特徴とする実装方法。 - 【請求項２】 請求項１に記載の実装方法において、Ｖ
ＬＳＩチップとその周辺部分を被覆するキャップを、接
着材によりプリント配線板、もしくはセラミック基板に
接着固定し、かつ、シリコン基板側とプリント配線板も
しくはセラミック基板側をＴＡＢ（テープ・オートメー
ティッド・ボンディング）法で接続したことを特徴とす
る実装方法。 - 【請求項３】 請求項１に記載の実装方法において、多
層プリント配線板にシリコン基板を埋め込む貫通穴を設
け、かつ、主表面側にシリコン基板側と電気的に接続す
るためのパッドおよびピンが取り付けられ、裏面側は接
着材により放熱フィン接着固定されていることを特徴と
する実装方法。 - 【請求項４】 請求項１に記載の実装方法において、Ｖ
ＬＳＩチップとその周辺部分を密封するにあたり、ＶＬ
ＳＩチップを予め樹脂でコートした後、フレキシブルな
フィルムを被覆して封止することを特徴とする実装方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690191A JP2682307B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690191A JP2682307B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211257A JPH05211257A (ja) | 1993-08-20 |
| JP2682307B2 true JP2682307B2 (ja) | 1997-11-26 |
Family
ID=17839627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29690191A Expired - Fee Related JP2682307B2 (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682307B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230167248A (ko) | 2022-05-31 | 2023-12-08 | 한국전자기술연구원 | 세라믹 메탈 반도체 패키지 및 그 제조방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3162485B2 (ja) * | 1992-06-24 | 2001-04-25 | 株式会社東芝 | マルチチップモジュール |
| KR0169820B1 (ko) * | 1995-08-22 | 1999-01-15 | 김광호 | 금속 회로 기판을 갖는 칩 스케일 패키지 |
| JP4810898B2 (ja) * | 2005-06-29 | 2011-11-09 | 富士電機株式会社 | 半導体装置 |
| KR101463075B1 (ko) * | 2008-02-04 | 2014-11-20 | 페어차일드코리아반도체 주식회사 | 히트 싱크 패키지 |
| JP2013175540A (ja) * | 2012-02-24 | 2013-09-05 | Nikon Corp | 固体撮像装置および固体撮像装置の製造方法 |
| CN116567918B (zh) * | 2023-07-07 | 2024-01-26 | 深圳市领耀东方科技股份有限公司 | 一种可实现高密度布线的微型线路板及其制备方法 |
-
1991
- 1991-11-13 JP JP29690191A patent/JP2682307B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230167248A (ko) | 2022-05-31 | 2023-12-08 | 한국전자기술연구원 | 세라믹 메탈 반도체 패키지 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211257A (ja) | 1993-08-20 |
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