KR100203932B1 - 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지 - Google Patents

칩에 방열 기판이 부착된 볼 그리드 어레이 패키지 Download PDF

Info

Publication number
KR100203932B1
KR100203932B1 KR1019960044169A KR19960044169A KR100203932B1 KR 100203932 B1 KR100203932 B1 KR 100203932B1 KR 1019960044169 A KR1019960044169 A KR 1019960044169A KR 19960044169 A KR19960044169 A KR 19960044169A KR 100203932 B1 KR100203932 B1 KR 100203932B1
Authority
KR
South Korea
Prior art keywords
substrate
heat dissipation
semiconductor chip
pads
package
Prior art date
Application number
KR1019960044169A
Other languages
English (en)
Other versions
KR19980025877A (ko
Inventor
권흥규
선용빈
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960044169A priority Critical patent/KR100203932B1/ko
Publication of KR19980025877A publication Critical patent/KR19980025877A/ko
Application granted granted Critical
Publication of KR100203932B1 publication Critical patent/KR100203932B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은, 반도체 칩에 방열 기판이 부착된 볼 그리드 어레이(ball grid array; BGA) 패키지에 관한 것으로, 반도체 칩의 상부면에 부착된 방열 기판이 절연 기판의 양면에 금속 기판이 부착된 구조를 가짐으로써, 그 방열 기판의 열팽창 계수가 반도체 칩의 열팽창계수와 큰 차이가 없기 때문에, 열적 스트레스에 의한 반도체 칩, 접착제 및 방열 기판의 경계면이 벌어지는 문제점을 해결할 수 있는 장점이 있다.
그리고, 방열 기판이 열 전도도와 열 방출 특성이 우수한 예를 들면, 절연 기판으로는 세라믹 기판과 금속 기판으로는 구리 기판의 접합으로 제조되기 때문에 패키지 내부에서 발생되는 열을 외부로 효과적으로 방출시킬 수 있는 장점이 있다.

Description

칩에 방열 기판이 부착된 볼 그리드 어레이 패키지{BGA package having thermal emissive substrate attached to chip}
본 발명은 볼 그리드 어레이 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩의 상부면에 절연 기판 양면에 금속 기판이 접합된 방열 기판이 부착되어 열 방출 특성을 향상시킬 수 있는 볼 그리드 어레이(ball grid arry; BGA) 패키지에 관한 것이다.
일반적으로 저렴한 비용으로 제한된 패키지 영역에서 반도체 칩의 실장 밀도를 높이는 방법, 반도체 칩 패키지가 고속으로 동작할 때 발생되는 열을 효과적으로 방출시키는 방법 및 보다 많은 정보를 입·출력 할 수 있는 방법 등에 대한 연구는 계속되고 있다.
최근에는 전술한 바와 같은 효과를 얻기 위하여 외부 접속 단자로서 솔더 볼과 반도체 칩이 실장되는 기판을 이용한 BGA 패키지가 등장하게 되었다.
상기한 BGA 패키지의 기판으로는 금속, 세라믹, 플라스틱과 같은 세종류의 기판이 주로 사용된다.
특히, 금속, 세라믹 기판은 패키지의 신뢰성, 열방출 특성 등의 측면에서는 우수하나 제조 공정이 복잡하고 제조 비용이 높은 단점이 있으며, 플라스틱 기판은 금속, 세라믹 기판에 비해 패키지의 신뢰성, 열방출 특성면에서 떨어지나 생산 공정 및 생산 비용이 저렴하기 때문에 BGA 패키지에서는 플라스틱 기판의 사용이 주류를 이루고 있다.
BGA 패키지의 특징으로 종래의 패키지와 비교해서 설명하면, 리드 타입 플라스틱 패키지중 초다핀을 실현할 수 있는 QFP(quad flat package)에 있어서, 초다핀을 구성하기 위해서는 패키지 크기가 반도체 칩의 크기와 무관하게 증가하게 되며, 0.3mm정도의 초미세한 리드 간격이 요구되는 문제점을 안고 있다.
그러나, BGA 패키지의 크기는 내장되는 반도체 칩 크기와 유사할 정도로 패키지의 크기를 줄이는 것이 가능하며 솔더 볼 사이의 간격을 줄임으로써, 초다핀을 보유하여 많은 정보의 입출 및 출력을 신속하게 할 수 있는 장점이 있다.
도 1은 종래 기술의 실시 예에 따른 BGA 패키지를 나타내는 단면도이다.
도 1을 참조하면, 종래 기술에 따른 BGA 패키지(100)는 상부면에 복수개의 본딩 패드(12)가 형성된 반도체 칩(10)이 구비되며, 그 반도체 칩(10)의 하부면이 기판(20) 상부면의 다이 패드(21) 영역에 접착제(도시 안됨)에 의해 부착되어 있다.
그리고, 기판(20)의 상부면에는 반도체 칩(10)이 실장되는 다이 패드(21) 영역의 바깥쪽에 전도성 패드들(25)이 형성되어 있으며, 그 전도성 패드들(25)과 본딩 패드들(12)이 각기 대응되어 본딩 와이어(40)에 의해 전기적으로 연결된 구조를 갖는다.
여기서, 기판(20)은 BT 수지(bismaleimide triazine resin) 또는 프리프레그(prepreg) 층과 구리 패턴층들(23, 25, 26)이 압착되어 있는 구조를 갖는 플라스틱 기판(20)이다.
여기서, 기판의 구리 패턴층(23, 25, 26)은 반도체 칩(10)과 솔더 볼(30)을 전기적으로 연결시키기 위한 배선층으로서, 기판의 상부면에는 전도성 패드층(25)과, 기판 내부의 회로 패턴층(26) 및 기판 하부면의 솔더 볼 패드층(23)이 형성되어 있다.
그리고, 기판(20)의 하부면에 형성된 솔더 볼 패드(23)와 전도성 패드들(25)을 각기 전기적으로 연결하는 비아 구멍(24)이 기판(20)을 관통하여 형성되어 있다.
여기서, 비아 구멍(24)의 내측벽은 전기적 연결을 위하여 구리 도금이 실시 된다.
그리고, 다이 패드(21) 영역의 하부에 형성된 기판(20)을 관통하는 구멍(27)은 반도체 칩(10)이 동작하는 도중에 발생하는 열을 외부로 방출하기 위한 열 방출용 비아 구멍(27)이다.
그리고, 복수개의 솔더 볼(30)이 각기 솔더 볼 패드(23)에 부착된다.
반도체 칩(10)이 기판(20)의 전도성 패드와 와이어 본딩되기 전에 기판(20)의 상부면과 하부면에는 솔더 레지스트(28)가 도포되는데, 상부면의 와이어 본딩되는 전도성 패드(25)의 영역과 하부면의 솔더 볼 패드(23) 영역을 제외한 전표면에 솔더 레스트(28)가 도포된다.
그 다음에 반도체 칩(10)과 기판(20) 상부면의 전도성 패드(25) 및 본딩 와이어(40)를 보호하기 위하여 에폭시 계열의 성형 수지로 봉지하여 패키지 몸체(50)가 형성된 구조를 갖는다.
이와 같은 구조를 갖는 BGA 패키지는 반도체 칩이 실장되는 기판으로 플라스틱 기판을 사용하기 때문에, 반도체 칩이 실장되는 다이 패드 영역의 하부면에 열 방출용 비아 구멍을 형성시키더라도, 금속, 세라믹 기판에 비해서 열 방출 특성면에서 떨어진다.
도 2는 종래 기술의 다른 실시 예에 따른 칩에 방열판이 부착된 BGA 패키지를 나타내는 단면도이다.
도 2를 참조하면, 종래 기술의 다른 실시 예에 따른 BGA 패키지(200)는 열방출 특성을 향상시키기 위해서 도 1의 반도체 칩(10)의 상부면에 방열판(60)이 접착제(70)에 의해 부착되어 있으며, 그 방열판(60)이 부착된 부분을 포함하여 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(50)가 형성된 구조를 가지며, 나머지 구조는 도 1에서 설명되었던 BGA 패키지(100)의 구조와 동일하다.
그리고, 방열판(60)은 반도체 칩(10)의 중간 부분 즉, 반도체 칩(10)의 가장 자리에 형성된 본딩 패드들(12) 사이에 부착된다.
여기서, 사용된 방열판(60)의 재질은 열 전도도가 좋은 금속, 예를 들면 구리판이 사용되며, 구리판의 열팽창 계수는 16.5μm/℃이다.
그리고, 방열판(60)을 반도체 칩(10)에 부착시키는 접착제(70)는 은-에폭시 접착제 또는 솔더 등이 있을수 있으나, 열 방출 측면에서는 솔더가 바람직하다.
이와 같은 구조를 갖는 BGA 패키지는 반도체 칩의 열팽창 계수가 약 5μm/℃와 비교해서 그 반도체 칩의 상부면에 부착된 방열판의 열팽창 계수와 큰 차이를 보이기 때문에 반도체 칩, 접착제 및 방열판의 경계면에서 열적 스트레스에 따른 경계면이 벌어지는 문제점이 발생된다.
따라서, 본 발명의 목적은 반도체 칩에서 발생되는 열을 효과적으로 방출할 수 있으며, 반도체 칩, 접착제 및 방열판의 경계면이 벌어지는 문제점을 해결할 수 있는 반도체 칩의 상부면에 절연 기판 양면에 금속 기판이 접합된 방열 기판이 부착된 BGA 패키지를 제공하는데 있다.
도 1은 종래 기술의 실시 예에 따른 볼 그리드 어레이 패키지를 나타내는 단면도.
도 2는 종래 기술의 다른 실시 예에 따른 칩에 방열판이 부착된 볼 그리드 어레이 패키지를 나타내는 단면도.
도 3은 본 발명의 실시 예에 따른 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지를 나타내는 단면도.
도 4는 본 발명에 사용되는 방열 기판의 분리 사시도.
도 5는 본 발명의 다른 실시 예에 따른 칩에 부착된 방열 기판이 패키지 표면에 노출된 볼 그리드 어레이 패키지를 나타내는 단면도.
도 6은 본 발명의 또 다른 실시 예에 따른 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지를 나타내는 단면도.
도 7은 본 발명의 또 다른 실시 예에 따른 칩에 부착된 방열 기판이 패키지 표면에 노출된 볼 그리드 어레이 패키지를 나타내는 단면도.
* 도면의 주요 부분에 대한 설명
10, 110 : 반도체 칩 20, 120 : 기판
23, 123 : 솔더 볼 패드 24, 124 : 비아 구멍
25,125 : 전도성 패드 26, 126 : 회로 패턴층
28, 128 : 솔더 레지스트 30, 130 : 솔더 볼
40,140 : 본딩 와이어 50, 150 : 패키지 몸체
70, 170 : 접착제 60 : 방열판
160, 260 : 방열 기판
상기 목적을 달성하기 위하여, 상부면에 복수개의 본딩 패드를 갖는 반도체 칩과; 상기 본딩 패드들 사이에 부착되어 있으며, 절연 기판의 양면에 금속 기판이 접합된 3개의 층을 갖는 방열 기판과; 상부에 반도체 칩의 하부면이 부착된 다이 패드 영역과, 상기 다이 패드 영역의 외측에 형성되어 있으며, 상기 본딩 패드와 각기 대응되어 전기적으로 연결된 전도성 패드와, 하부에 형성된 솔더 볼 패드 및 상기 전도성 패드와 솔더 볼 패드를 관통하여 전기적으로 연결하는 비아 구멍을 포함하는 기판과; 상기 솔더 볼 패드에 각기 부착된 복수개의 솔더 볼; 및 상기 반도체 칩, 전도성 패드, 본딩 와이어 및 방열 기판을 보호하기 위하여 성형 수지에 의해 봉지된 패키지 몸체를 포함하는 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지를 제공한다.
본 발명은 또한, 하부면에 복수개의 본딩 패드를 갖는 반도체 칩과; 상기 반도체 칩의 상부면에 부착되어 있으며, 절연 기판의 양면에 금속 기판이 접합된 3개의 층을 갖는 방열 기판과; 상기 본딩 패드와 각기 대응되어 범프 접속되며 상부에 형성된 전도성 패드와, 하부에 형성된 솔더 볼 패드 및 상기 전도성 패드와 솔더 볼 패드를 관통하여 전기적으로 연결하는 비아 구멍을 포함하는 기판과;
상기 솔더 볼 패드에 각기 부착된 복수개의 솔더 볼; 및 상기 반도체 칩, 전도성 패드 및 방열 기판을 보호하기 위하여 성형 수지에 의해 봉지된 패키지 몸체를 포함하는 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시 예에 따른 칩에 방열 기판이 부착된 BGA 패키지를 나타내는 단면도이다.
도 4는 본 발명에 사용되는 방열 기판의 분리 사시도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 BGA 패키지(300)는 상부면에 복수개의 본딩 패드(112)가 형성된 반도체 칩(110)이 구비되며, 그 반도체 칩(110)의 하부면이 기판(120) 상부면의 다이 패드(121) 영역에 접착제(도시 안됨)에 의해 부착되어 있다.
기판(120)의 상부면에는 반도체 칩(110)이 실장되는 다이 패드(121) 영역의 바깥쪽에 전도성 패드들(125)이 형성되어 있으며, 그 전도성 패드들(125)과 본딩 패드들(112)이 각기 대응되어 본딩 와이어(140)에 의해 전기적으로 연결된 구조를 갖는다.
반도체 칩(110)의 상부면에 3층으로 이루어진 방열 기판(160)이 접착제(170)에 의해 부착되어 있다.
이때, 방열 기판(160)은 반도체 칩(110)의 중간 부분 즉, 반도체 칩(110)의 가장 자리 양측에 형성된 본딩 패드들(112) 사이에 부착된다.
여기서, 사용되는 접착제(170)로는 은-에폭시 접착제와 솔더 등이 있으며, 열방출 측면에서는 솔더에 의해 방열 기판(160)을 반도체 칩(110)의 상부면에 부착시키는 것이 바람직하다.
반도체 칩(110)과 전도성 패드들(125), 본딩 와이어 및 방열 기판(160)을 외부의 환경으로부터 보호하기 위하여 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(150)가 형성된 구조를 가지며, 나머지 구조는 종래 기술에 따른 도 1 및 도 2에 도시된 BGA 패키지(100, 200)의 구조와 동일하다.
여기서, 방열 기판(160)에 대하여 상세하게 설명하면, 방열 기판(160)은 3개의 층으로 이루어져 있으며, 가운데의 절연 기판(162) 양면에 금속 기판(161)이 접합된 구조를 갖는다.
절연 기판(162)으로는 열 방출 특성이 우수한 세라믹 기판을 사용하며, 금속 기판(161) 또한 열 방출 특성이 우수한 구리 기판을 사용한다.
세라믹 기판(162)에는 재질에 따라서 Al2O3기판과 AlN 기판이 있다.
Al2O3기판에서는 양면에 구리 기판을 직접 접합 시키는 공정(direct copper bonding; DCB)이 진행된다.
AlN 기판에서는 AlN과 구리 기판의 접속이 용이하지 않기 때문에 DCB 공정보다는 그 기판의 양면에 수μm 정도의 Al2O3막을 입힌후 구리 기판의 접합 공정이 진행되며, 접합의 신뢰성을 향상시키기 위해 티타늄(Ti), 지르코늄(Zr) 등의 ⅳ족 금속을 중간 접합제로 사용하는 활성 금속법이 일반적으로 사용되고 있다.
그리고, 3층으로 접합된 방열 기판(160)의 열팽창 계수는 세라믹 기판(162)의 열팽창 계수(Al2O3기판; 7.3μm/℃, AlN 기판; 4.5μm/℃)와 거의 동일하며, 이는 실장되는 반도체 칩(110)의 열팽창 계수(5μm/℃)와 유사하기 때문에 열적 스트레스에 따른 방열 기판(160), 접착제(170) 및 반도체 칩(110)의 경계면에서의 신뢰성을 보장할 수 있다.
또한, 방열 기판(160)의 두께는 반도체 칩(110) 상부면에 충진된 성형 수지의 두께와 반도체 칩(110)의 크기에 따라서 달라질 수 있다.
본 발명의 실시 예에서는 방열 기판(160)이 패키지 몸체(150)를 이루는 성형 수지에 봉지된 구조를 하고 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 칩에 부착된 방열 기판이 패키지 표면에 노출된 BGA 패키지를 나타내는 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시 예에 따른 BGA 패키지(400)는 본 발명에 따른 방열 기판(260)이 패키지 몸체(150)의 상표면에 노출된 구조를 가지며, 나머지 구조는 도 3의 구조와 동일하다.
여기서, 상기 패키지 몸체(150)의 상표면에 노출된 방열 기판의 구리 기판(161)은 외부의 공기와 접촉되어 산화되어 때문에, 노출된 구리 기판(161)의 상표면은 도금 처리된다.
도금 처리에 사용되는 금속은 금(Au), 니켈(Ni), 은(Ag), 주석(Sn), 납(Pb), 주석-납 합금, 니켈-은 합금, 니켈-주석 합금 또는 니켈-주석-납 합금 등이 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지를 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시 예에 따른 BGA 패키지(500)는 하부면에 복수개의 본딩 패드들(212)이 형성된 반도체 칩(210)이 구비되며, 그 반도체 칩(210)의 본딩 패드들(212)에 각기 대응되는 기판(120) 상부면에 형성된 전도성 패드들(125)과 범프(240) 접속에 의해 전기적으로 연결되어 있다.
반도체 칩(210)의 상부면에 3층으로 이루어진 방열 기판(360)이 접착제(170)에 의해 부착되어 있다.
여기서, 사용되는 접착제(170)로는 은-에폭시 접착제와 솔더 등이 있으며, 열방출 측면에서는 솔더에 의해 방열 기판(360)을 반도체 칩(210)의 상부면에 부착시키는 것이 바람직하다.
반도체 칩(210)과 전도성 패드들(125) 및 방열 기판(360)을 외부의 환경으로부터 보호하기 위하여 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(150)가 형성된 구조를 갖는다.
한편, 방열 기판은 전술된 바와 같은 동일한 구성을 갖기 때문에, 상세한 설명은 생략한다.
본 발명의 다른 실시 예에서는 방열 기판(360)이 패키지 몸체(150)를 이루는 성형 수지에 봉지된 구조를 하고 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 칩에 부착된 방열 기판이 패키지 표면에 노출된 볼 그리드 어레이 패키지를 나타내는 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 실시 예에 따른 BGA 패키지(600)는 도 6에서의 방열 기판(460)이 패키지 몸체(150)의 상표면에 노출된 구조를 가지며, 나머지 구조는 도 6의 구조와 동일하다.
여기서, 상기 패키지 몸체(150)의 상표면에 노출된 방열 기판의 구리 기판(461)은 외부의 공기와 접촉되어 산화되어 때문에, 노출된 구리 기판(461)의 상표면은 도금 처리된다.
도금 처리에 사용되는 금속은 금(Au), 니켈(Ni), 은(Ag), 주석(Sn), 납(Pb), 주석-납 합금, 니켈-은 합금, 니켈-주석 합금 또는 니켈-주석-납 합금 등이 있다.
따라서, 본 발명의 의한 구조를 따르면, 반도체 칩의 상부면에 부착된 방열 기판의 열팽창 계수가 반도체 칩의 열팽창계수와 큰 차이가 없기 때문에, 열적 스트레스에 의한 반도체 칩, 접착제 및 방열 기판의 경계면이 벌어지는 문제점을 해결할 수 있는 이점(利點)이 있다.
그리고, 방열 기판이 열 전도도와 열 방출 특성이 우수한 세라믹 기판과 구리 기판으로 제조되기 때문에 패키지 내부에서 발생되는 열을 방열 기판을 통해서 외부로 효과적으로 방출시킬 수 있다.

Claims (8)

  1. 상부면에 복수개의 본딩 패드를 갖는 반도체 칩과;
    상기 본딩 패드들 사이에 부착되어 있으며, 절연 기판의 양면에 금속 기판이 접합된 3개의 층을 갖는 방열 기판과;
    상부에 반도체 칩의 하부면이 부착된 다이 패드 영역과, 상기 다이 패드 영역의 외측에 형성되어 있으며, 상기 본딩 패드와 각기 대응되어 전기적으로 연결된 전도성 패드와, 하부에 형성된 솔더 볼 패드 및 상기 전도성 패드와 솔더 볼 패드를 관통하여 전기적으로 연결하는 비아 구멍을 포함하는 기판과;
    상기 솔더 볼 패드에 각기 부착된 복수개의 솔더 볼; 및
    상기 반도체 칩, 전도성 패드, 본딩 와이어 및 방열 기판을 보호하기 위하여 성형 수지에 의해 봉지된 패키지 몸체를 포함하는 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  2. 제 1항에 있어서, 상기 방열 기판의 상부면이 패키지 몸체의 표면에 노출된 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  3. 제 1항에 있어서, 상기 방열 기판의 절연 기판이 세라믹 기판인 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  4. 제 1항 또는 제 3항에 있어서, 상기 방열 기판의 금속 기판이 구리 기판인 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  5. 하부면에 복수개의 본딩 패드를 갖는 반도체 칩과;
    상기 반도체 칩의 상부면에 부착되어 있으며, 절연 기판의 양면에 금속 기판이 접합된 3개의 층을 갖는 방열 기판과;
    상기 본딩 패드와 각기 대응되어 범프 접속되며 상부에 형성된 전도성 패드와, 하부에 형성된 솔더 볼 패드 및 상기 전도성 패드와 솔더 볼 패드를 관통하여 전기적으로 연결하는 비아 구멍을 포함하는 기판과;
    상기 솔더 볼 패드에 각기 부착된 복수개의 솔더 볼; 및
    상기 반도체 칩, 전도성 패드 및 방열 기판을 보호하기 위하여 성형 수지에 의해 봉지된 패키지 몸체를 포함하는 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  6. 제 5항에 있어서, 상기 방열 기판의 상부면이 패키지 몸체의 표면에 노출된 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  7. 제 5항에 있어서, 상기 방열 기판의 절연 기판이 세라믹 기판인 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
  8. 제 5항 또는 제 7항에 있어서, 상기 방열 기판의 금속 기판이 구리 기판인 것을 특징으로 하는 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지.
KR1019960044169A 1996-10-05 1996-10-05 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지 KR100203932B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960044169A KR100203932B1 (ko) 1996-10-05 1996-10-05 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960044169A KR100203932B1 (ko) 1996-10-05 1996-10-05 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지

Publications (2)

Publication Number Publication Date
KR19980025877A KR19980025877A (ko) 1998-07-15
KR100203932B1 true KR100203932B1 (ko) 1999-07-01

Family

ID=19476367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960044169A KR100203932B1 (ko) 1996-10-05 1996-10-05 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지

Country Status (1)

Country Link
KR (1) KR100203932B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244885B2 (en) 2018-09-18 2022-02-08 Samsung Electronics Co., Ltd. Semiconductor package system

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100760953B1 (ko) * 2001-05-02 2007-09-21 앰코 테크놀로지 코리아 주식회사 방열판을 구비한 비지에이 반도체 패키지
KR100711255B1 (ko) * 2005-06-17 2007-04-25 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100698526B1 (ko) * 2005-07-20 2007-03-22 삼성전자주식회사 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244885B2 (en) 2018-09-18 2022-02-08 Samsung Electronics Co., Ltd. Semiconductor package system

Also Published As

Publication number Publication date
KR19980025877A (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
JP3437369B2 (ja) チップキャリアおよびこれを用いた半導体装置
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US6876069B2 (en) Ground plane for exposed package
US6236568B1 (en) Heat-dissipating structure for integrated circuit package
US6621160B2 (en) Semiconductor device and mounting board
US7446408B2 (en) Semiconductor package with heat sink
US6528882B2 (en) Thermal enhanced ball grid array package
US7245500B2 (en) Ball grid array package with stepped stiffener layer
US7595227B2 (en) Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US6781242B1 (en) Thin ball grid array package
US6060778A (en) Ball grid array package
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
JPH0883818A (ja) 電子部品組立体
US20090284932A1 (en) Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
JP3312611B2 (ja) フィルムキャリア型半導体装置
KR100203932B1 (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
GB2370687A (en) An integrated circuit package
JP2727435B2 (ja) 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ
JP2891426B2 (ja) 半導体装置
KR100218633B1 (ko) 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지
KR19980025878A (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
US6265769B1 (en) Double-sided chip mount package
KR100260996B1 (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
KR100218634B1 (ko) 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070228

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee