KR100218634B1 - 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지 - Google Patents

캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지 Download PDF

Info

Publication number
KR100218634B1
KR100218634B1 KR1019960077899A KR19960077899A KR100218634B1 KR 100218634 B1 KR100218634 B1 KR 100218634B1 KR 1019960077899 A KR1019960077899 A KR 1019960077899A KR 19960077899 A KR19960077899 A KR 19960077899A KR 100218634 B1 KR100218634 B1 KR 100218634B1
Authority
KR
South Korea
Prior art keywords
carrier frame
semiconductor chip
grid array
circuit board
printed circuit
Prior art date
Application number
KR1019960077899A
Other languages
English (en)
Other versions
KR19980058572A (ko
Inventor
심일권
Original Assignee
마이클 디. 오브라이언
앰코 테크놀로지 코리아주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이클 디. 오브라이언, 앰코 테크놀로지 코리아주식회사 filed Critical 마이클 디. 오브라이언
Priority to KR1019960077899A priority Critical patent/KR100218634B1/ko
Priority to JP9233372A priority patent/JP3032964B2/ja
Priority to US08/915,077 priority patent/US5953589A/en
Publication of KR19980058572A publication Critical patent/KR19980058572A/ko
Application granted granted Critical
Publication of KR100218634B1 publication Critical patent/KR100218634B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

본 발명은 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지에 관한 것으로, 폴리이미드가 회로 패턴인 전도성 박막의 일면 또는 양면에 도포되어 형성된 플렉시블 인쇄 회로 기판과, 상기인쇄 회로 기판의 중앙부 상단에 접착제로 접착된 반도체 칩과, 상기 반도체 칩의 입/출력 패드와 상기 인쇄 회로 기판의 회로 패턴을 전기적으로 연결하는 전도성 와이어와, 상기 반도체 칩의 크기보다 더 크게 중앙부에 개구부가 형성되고 그 주변에는 다수의 장공이 형성된 채 상기 인쇄 회로 기판에 접착제로 접착된 캐리어 프레임과, 상기 반도체 칩 등을 외부의 환경으로부터 보호하기 위해 봉지제로 봉지하여 형성된 몸체와, 상기 인쇄 회로 기판의 저면에 융착되어 형성된 다수의 솔더 볼을 포함하여 이루어짐으로서, 반도체 칩의 전기적 성능 및 방열 효과를 향상시키고 또한 봉지제와 기타 반도체 구성 요소와의 접착력을 향상시킴으로서 뒤틀림 현상도 제거하여 결과적으로 볼 그리드 어레이 반도체 패캐지의 신뢰성을 높일 수 있는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.

Description

캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지
본 발명은 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지에 관한 것으로, 보다 상세하게 설명하면 볼 그리드 어레이 반도체 패키지에 캐리어 프레임을 장착하여 반도체 칩의 전기적 성능 및 방열 효과를 향상시키고 또한 봉지제와 기타 반도체 구성 요소와의 접착성을 향상시킴으로서 뒤틀림 현상도 제거하여 결과적으로 볼 그리드 어레이 반도체 패키지의 신뢰성을 높일 수 있는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지에 관한 것이다.
종래의 일반적인 볼 그리드 어레이 반도체 패키지(Ball Grid Array Semi-Conductor Package ;이하 BGA 반도체 패키지라 칭함)는 도1에 도시된 바와 같이, 저면에 유리 섬유로 보강시킨 열경화성 수지 복합재(135)와 그것의 상, 하부에 복잡한 회로 패턴(125)의 전도성 박막(Conductive Plated Film)이 샌드위치(Sandwitch) 형태로 적층된후 양표면이 고분자 수지의 솔더 마스크(130)로 얇게 막이 입혀진 형태의 인쇄 회로 기판(180 ; Printed Circuit Board)을 출발 재료로 하여 그 중앙부에 반도체 칩(110)이 접착되어 있고, 상기 반도체 칩(110)의 입/출력 패드(115)와 상기 회로 패턴(125)은 전도성 와이어(120)로 본딩되어 있으며, 상기 열경화성 수지 복합재(135) 저면의 회로 패턴(125)과 상면의 회로 패턴(125)은 전도성 비아(165)로 연결되어 있고, 상기 저면의 회로 패턴(125)에는 솔더 볼 랜드(140)가 다수 형성되어 있으며, 그 솔더 볼 랜드(140)에는 메인 보드(Main Board; 도면에 도시되지 않음)로의 입출력 수단인 솔더 볼(145)이 융착된 구조로 되어 있다. 한편 상기 반도체 칩(110)과 전도성 와이어(120) 및 열경화성 수지 복합재(135)의 상면에 형성된 회로 패턴(125)을 외부의 여러가지 환경으로부터 보호하기 위해 액상 봉지제(Glob Top) 또는 일반적인 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 이용해 몸체(155)를 형성한 구조로 되어 있다.
상기 구조의 BGA 반도체 패키지는 상기 반도체 칩(110)의 신호가 전도성 와이어(120), 상부의 회로 패턴(125), 전도성 비아(165), 하부의 회로 패턴(125), 솔더 볼 랜드(`40) 그리고 솔더 볼(145)을 통해서 메인 보드와 접속하게 되어 반도체 칩(110)이 작동하도록 되어 있다.
이러한 종래의 BGA 반도체 패키지는 그 저면에 2차원적으로 배열되어 형성된 다수의 솔더 볼(145)이 입/출력 수단이 됨으로서 다수의 입/출력 패드(115)를 갖는 반도체 칩(110)을 용이하게 수용할 수 있으며, 또한 패키지의 부피 및 두께가 박형화되어 반도체 칩(110)을 이용하는 분야의 여러 산업계에서 널리 이용되고 있는 추세에 있다.
그러나 종래의 일반적인 BGA 반도체 패키지는 상기 열경화성 수지 복합재(135)의 상, 하부에 촘촘하고 길며 미세하게 형성된 회로 패턴(125) 및 전도성 비아(165)로 인해 각 신호가 도통되는 신호 라인(Singnal Line)이 큰 인덕턴스(Inductance) 및 임피던스(Impedance)를 갖게 되며, 또한 각회로 패턴(125)간에 커플링 효과(Coupling Effect)등이 발생되어 전체적으로 반도체 칩(110)의 전기적 성능을 저하시키는 원인이 되고 있다. 즉 반도체 칩(110)의 설계 기술은 발전하여 그 전기적 성능은 더욱더 우수하게 발전하고 있지만 이를 감싸는 패키지가 그 반도체 칩(110)의 전기적 성능을 저하시키는 요인이 되고 있는 것이다. 또한 상기 반도체 칩(110)의 고집적화로 인해 반도체 칩(110)의 작동시 발생되는 열 발생량이 증가하였지만 이를 원활히 외부로 방출시키는 수단이 없기 때문에 그 반도체 칩(110)의 전기적 성능을 더욱 저하시키는 요인이 되고 있기도 하다.
한편, 상기 반도체 칩(110)등을 외부의 환경으로부터 보호하기 위한 봉지제를 이용해 형성된 몸체(155)는 상기 열경화성 수지 복합재(135)의 표면에 형성된 솔더 미스크(130) 및 각종 회로 패턴(125)과 접착성이 우수하지 않아서 그 계면의 두께가 두껍고 유연성이 없이 단단하기 때문에 반도체 칩(110)에서 발생되는 열로 인한 소재간 열팽창 계수 차이에 의한 반도체 패키지가 쉽게 휘어지는 뒤틀림 현상도 발생되고 있어서 전체적으로 반도체 패캐지의 신뢰성을 저하시키는 문제가 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, BGA 반도체 패키지에 캐리어 프레임을 정착하여 반도체 칩의 전기적 성능 및 방열 효과를 향상시키고 또한 봉지제와 기타 반도체 구성 요소와의 접착성을 향상시키고 뒤틀림 현상도 제거하여 결과적으로 BGA 반도체 패키지의 신뢰성을 높일 수 있는 캐리어 프레임을 갖는 BGA 반도체 패키지를 제공하는데 있다.
제1도은 종래의 일반적인 볼 그리드 어레이 반도체 패키지를 나타낸 단면도이다.
제2도는 본 발명에 의한 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지를 도시한 단면도이다.
제3a도및 제3b도는 본 발명에 의한 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지의 평면도이다.
* 도면중 주요부분에 대한 부호의 설명
110 : 반도체 칩(Semi-Conductor Chip)
115 : 입/출력 패드(Input/Oitput Pad)
120 : 전도성 와이어(Conductive Wire) 125 : 회로패턴(Circuit Pattern)
130 : 폴리이미드(Polyimide)
140 : 솔더 볼 랜드(Solder Ball Land) 145 : 솔더 볼(Solder Ball)
150 : 장공 155 : 몸체
160 : 접착제
170 : 캐리어 프레임 (Carrier Frame) 180 : 인쇄 회로 기관
상기한 목적을 달성하기 위해 본 발명에 의한 캐리어 프레임을 갖는 BGA 반도체 패키지는, 폴리이미드가 회로 패턴인 전도성 박막의 일면 또는 양면에 도포되어 형성된 플렉시블한 인쇄 회로 기판과, 상기 인쇄 회로 기판의 중앙부 상단에 접착제로 접착된 반도체 칩과, 상기 반도체 칩의 입/출력 패드와 상기 인쇄 회로 기판의 회로 패턴을 전기적으로 연결하는 전도성 와이어와, 상기 반도체 칩의 크기보다 더 크게 중앙부에 개구부가 형성되고 그 주변에는 다수의 장공이 형성된 채 상기 인쇄 회로 기판에 접착제로 접착된 캐리어 프레임과, 상기 반도체 칩 등을 외부의 환경으로부터 보호하기 위해 봉지제로 봉지하여 형성된 몸체와, 상기 인쇄 회로기판의 저면에 융착되어 형성된 다수의 솔더 볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 몸체는 그 캐리어 프레임에 형성된 다수의 장공 영역 일부까지 봉지제로 봉지하여 형성함으로서 본 발명의 목적을 달성할 수도 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명에 의한 캐리어 프레임을 갖는 BGA 반도체 패키지를 용이하게 실시할 수 있을 정도로 첨부된 도면을 참조하여 본 발명의 가장 바람직한 실시예를 상세하게 설명하면 다음과 같다.
제2도는 본 발명에 의한 캐리어 프레임을 갖는 BGA 반도체 패키지를 도시한 단면도이다.
도시한 바와 같이 본 발명에 의한 캐리어 프레임을 갖는 BGA 반도체 패키지는 폴리이미드(130)를 회로 패턴(125)이 형성된 전도성 박막의 일면 또는 양면에 도포하여 형성된 플렉시블(Flexible)한 인쇄 회로 기판(180)을 기본 재료로 하여 그 중앙부에는 접착제(160)로서 반도체 칩(110)이 접착되어 있고, 상기 반도체 칩(110)의 입/출력 패드(115)와 상기 인쇄 회로 기판(180)의 회로 패턴(125)은 전도성 와이어(120)에 의해 본딩(Bonding)되어 있다. 또한 상기 반도체 칩(110)의 외측 및 인쇄 회로 기판(180)의 상면에는 반도체 칩(110)의 전기적 성능, 방열 효과 등을 향상시키고 패키지의 뒤틀림 현상을 감소시키기 위해 캐리어 프레임(170)이 접착제(160)로 접착되어 있다.
또한 상기 인쇄 회로 기판(180)의 저면에는 본 BGA 반도체 패키지의 입/출력 수단인 다수의 솔더 볼(145)이 융착되어 있으며, 상기 솔더 볼(145)이 융착되는 회로 패턴(125)에는 소정의 솔더 볼 랜드(140)가 형성되어 있다. 상기 솔더 볼 랜드(140)는 솔더 볼(145)이 융착되기 전부터 이미 폴리이미드(130)가 그 부분을 제외 하고 도포되어 있기 때문에 외부로 노출되어 있었으며, 상기 솔더 볼 랜드(140) 주위로 일정한 높이차를 같고 폴리이미드(130)가 도포되어 있기 때문에 솔더 볼(145) 융착시 자연스럽게 상기 솔더 볼 랜드(140)로 솔더 볼(145)이 녹아서 흘러들어가기 때문에 융착 공정에서 유리하다.
한편, 상기 인쇄 회로 기판(180)의 구조를 좀더 구체적으로 설명하면 중앙부에 전도성 박막으로 회로 패턴(125)층이 형성되고 상기 회로 패턴(125)의 상면에는 반도체 칩(110)과 전도성 와이어(120)로 본딩될 부분을 제외한 영역에 폴리이미드(130)가 도포되어 있고 상기 회로 패턴(125)의 하면에는 다수의 솔더 볼 랜드(140)가 형성되어 있으며 그 솔더 볼 랜드(145)를 제외한 영역에는 폴리이미드(130)가 도포되어 형성됨으로서 매우 유연성 있는 인쇄 회로 기판(180)이다.
한편 상기 반도체 칩(110) 주변에 형성된 소정의 회로 패턴(125) 끝단 영역에는 금도금(Au Plating)이 형성되어 있어 전도성 와이어(120)로 반도체 칩(110)의 입/출력 패드(115)와 양호한 본딩이 이루어질 수 있도록 하였다.
또한 상기 캐리어 프레임(170)은 중앙부에 그 반도체 칩(110)의 크기보다 거큰 개구부(開口部)가 형성되어 있고, 그 주변 외측으로는 다수의 장공(150)이 형성되어 있다. 여기서 상기 장공(150)은 여러가지로 모양으로 형성 가능하며 도3A의 평면도에서 처럼 크고 작은 장공(150)을 규칙적으로 형성시키거나 또는 도3B처럼 길다란 지그재그(ZigZag)형의 장공(150)을 다수 형성하는 것도 가능하다. 이와 같이 각종 형태의 장공(150)을 형성시킨 이유는 봉지제와의 접착력을 증대시킬 묵적으로 실시한 것이다.
상기 캐리어 프레임(170)은 구리(Cu), 알루미늄(Al) 등의 금속 재질로서 열전도성이 우수한 금속류를 사용하였으며, 상기 개구부의 저면에 위치한 인쇄 회로 기판(180) 상에 반도체 칩(!10)이 접착되는 것이며, 상기 개구부 내측 둘레의 인쇄 회로 기판(180) 상에 형성된 소정의 회로 패턴(125)이 외부로 노출된 채 반도체 칩(110)과 전도성 와이어(120)로 본딩이 되는 것이다.
여기서 상기 제3a도 및 3b도는 설명의 편의상 몸체(155)를 이루는 봉지 영역을 점선으로 표시하였으면, 제2a도 내지 3a도, 3b에서 볼 수 있는 바와 같이 그 몸체(155)는 반도체 칩(110), 전도성 와이어(120), 및 캐리어 프레임(170)에 형성된 장공(150) 영역에 걸쳐서 봉지되어 있다. 이와 같이 캐리어 프레임(170)의 장공(150) 영역에 걸쳐서 봉지제로 봉지하여 몸체(155)를 형성시킨 이유는 상기 캐리어 프레임(170)에 형성된 장공(150)과 본지제의 인터락킹(Interlocking) 증대 효과로 인해 봉지제와 캐이어 프레임(170) 및 그 장공(150)의 저면에 위치되는 인쇄 회로 기판(180)의 접착력을 향상시킴으로서 몸체(155)와 캐리어 프레임(170) 간의 계면박리 현상을 방지할 수 있도록 하기 위함이며, 떠한 차후에 제품의 최종 절단 공정에서 가해지는 응력에 의한 봉지제와 캐리어 프레임(170) 계면 사이의 박리 현상도 제거할 수 있을 뿐더러, 그 계면 사이로 침투될 수 있는 수분 또는 화학 약품의 유입을 방지할 수 있기 때문이다.
또한 상기 몸체(155)를 이루는 봉지제는 일반적인 에폭시 몰딩 컴파운드 및 몰딩 금형을 이용하여 형성시키거나 또는 치약 형태로 상면에서 뿌리는 방법으로 봉지 하는 형식의 액상 봉지제 등을 모두 이용하여 형성시키는 것이 가능하다.
그리고, 상기 캐리어 프레임(170)의 봉지제로 봉지될 표면위는 봉지제와의 접착력을 향상시킬 목적으로 산화 처리하였고, 상기 봉지제로 봉지되지 않는 표면은 공기로 노출되어 산화되는 것을 방지를 위해 니켈(Ni) 및 팔라듐(Pd)으로 도금처리하였다.
이와 같이 구성된 캐리어 프레임(170)을 갖는 BGA 반도체 패키지는 촘촘하고 미세하게 형성된 회로 패턴(125)이 형성된 인쇄 회로 기판(180)에 캐리어 프레임(170)이 장착됨으로서, 각 신호 라인간의 인덕턴스 및 커플링 효과 등을 흡수하여 그 전기적 성능을 향상시키고, 또한 반도체 칩(110) 및 각 회로 패턴(125)에서 발생되는 열을 상기 캐리어 프레임(170)이 흡수하여 외부로 방출시킴으로서 방열 효과가 증대된다. 또한 상기 캐리어 프레임(170)에 형성된 다수의 장공(150) 부분에 걸쳐서 봉지데로 몸체(155)를 형성하였기 때문에 그 인터락킹 효과로 접착력이 향상되어 계면 박리 현상 등을 제거할 수 있으며, 또한 단단한 캐리어 프레임(170)으로 인해 패키지가 뒤틀리는 형상도 제거할 수 있는 것이다.
본 발명은 비록 이상에서와 같은 실시예들에 한하여만 설명하였지만 여기에만 한정되지 않으며 본 발명의 범위와 사상에서 벗어남 없이 여러 가지의 변형과 수정이 이루어질 수도 있을 것이다.
따라서 본 발명에 의한 캐리어 프레임을 갖는 BGA 반도체 패키지는 폴리이미드가 회로 패턴인 전도성 박막의 일면 또는 양면에 도포되어 형성된 플렉시블 인쇄회로 기판과, 상기 인쇄 회로 기판의 중앙부 상단에 접착제로 접착된 반도체 칩과, 상기 반도체 칩의 입/출력 패드와 상기 인쇄 회로 기판의 회로 패턴을 전기적으로 연걸하는 정도성 와이어와, 상기 반도체 칩의 크기보다 더 크게 중앙부에 개구부가 형성되고 그 주변에는 다수의 장공이 형성된 채 상기 인쇄 회로 기판에 접착제로 접착된 캐리어 프레임과, 상기 반도체 칩 등을 외부의 황경으로부터 보호하기 위해 봉지제로 봉지하여 형성된 몸체와, 상기 인쇄 회로 기판의 저면에 융착되어 형성된 다수의 솔더 볼을 포함하여 이루어짐으로서, 반도체 칩의 전기적 성능 및 방열 효과를 향상시키고 또한 봉지제와 기타 반도체 구성 요소와의 접착력을 향상시킴으로서 뒤틀림 현상도 제거하여 결과적으로 BGA 반도체 패키지의 신뢰성을 높일 수 있는 캐리어 프레임을 갖는 BGA 반도체 패키지를 제공하는 것이다.

Claims (9)

  1. 폴리이미드가 회로 패턴인 전도성 박막의 일면 또는 양면에 도포되어 형성된 플렉시블한 인쇄 회로 기판과, 상기 인쇄 회로 기판의 중앙부 상단에 접착제로 접착된 반도체 칩과, 상기 반도체 칩의 입/출력 패드와 상기 인쇄 회로 기판의 회로 패턴을 전기적으로 연결하는 전도성 와이어와, 상기 반도체 칩의 크기보다 더 크게 중앙부에 개구부가 형성되고 그 주변에는 다수의 장공이 형성된 채 상기 인쇄 회로 기관에 접착제로 접착된 캐리어 프레임과, 상기 반도체 칩 등을 외부의 환경으로부터 보호하기 위해 봉지제로 봉지하여 형성된 몸체와, 상기 인쇄 회로 기판의 저면에 융착되어 형성된 다수의 솔더 볼을 포함하여 이루어진 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  2. 청구항 1 에 있어서, 상기 몸체는 그 캐리어 프레임에 형성된 다수의 장공영역 일부까지 봉지제로 봉지되어 형성된 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  3. 청구항 1 에 있어서, 상기 몸체는 에폭시 몰딩 컴파운드로 봉지되어 형성된 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  4. 청구항 1 에 있어서, 상기 몸체는 액상 봉지제로 봉지되어 형성된 것을 특징으로 하는 캐리어 프레임을 깆는 볼 그리드 어레이 반도체 패키지.
  5. 청구항 1 에있어서, 상기 캐리어 프레임에 형성된 장공은 길다란 지그재그(ZigZag) 모양으로 형성된 것을 특징으로 하는 캐리너 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  6. 청구항 1 에 있어서, 상기 봉지제로 봉지하여 형성된 몸체는 캐리어 프레임에 형성된 장공에 걸쳐져 봉지된 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  7. 청구항 1 에 있어서, 상기 캐리어 프레임은 봉지제로 봉지될 표면위를 산화 처리한 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  8. 청구항 1 에 있어서, 상기 캐리어 프레임은 봉지제로 봉지되지 않는 표면을 니켈(Ni) 및 팔라듐(Pd)으로 도금 처리한 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
  9. 청구항 1 에 있어서, 상기 인쇄 회로 기판은 중앙부에 전도성 박막으로 회로 패턴층이 형성되고 상기 회로 패턴의 상면에는 반도체 칩과 전도성 와이어로 본딩될 부분을 제외한 영역에 폴리이미드가 도포되어 있고 상기 회로 패턴의 하면에는 다수의 솔더 볼 랜드가 형성되어 있으며 그 솔더 볼 랜드를 제외한 영역에는 폴리이미드가 도포되어 있는 것을 특징으로 하는 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지.
KR1019960077899A 1996-12-30 1996-12-30 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지 KR100218634B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960077899A KR100218634B1 (ko) 1996-12-30 1996-12-30 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지
JP9233372A JP3032964B2 (ja) 1996-12-30 1997-08-14 ボールグリッドアレイ半導体のパッケージ及び製造方法
US08/915,077 US5953589A (en) 1996-12-30 1997-08-20 Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077899A KR100218634B1 (ko) 1996-12-30 1996-12-30 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지

Publications (2)

Publication Number Publication Date
KR19980058572A KR19980058572A (ko) 1998-10-07
KR100218634B1 true KR100218634B1 (ko) 1999-09-01

Family

ID=19492723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960077899A KR100218634B1 (ko) 1996-12-30 1996-12-30 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100218634B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946328B2 (en) 2003-08-11 2005-09-20 Samsung Electronics Co. Ltd. Method for manufacturing semiconductor devices
KR101088205B1 (ko) 2010-04-26 2011-11-30 주식회사 네패스 반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946328B2 (en) 2003-08-11 2005-09-20 Samsung Electronics Co. Ltd. Method for manufacturing semiconductor devices
KR101088205B1 (ko) 2010-04-26 2011-11-30 주식회사 네패스 반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법

Also Published As

Publication number Publication date
KR19980058572A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
US6252298B1 (en) Semiconductor chip package using flexible circuit board with central opening
JP3578770B2 (ja) 半導体装置
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US5241133A (en) Leadless pad array chip carrier
US5841194A (en) Chip carrier with peripheral stiffener and semiconductor device using the same
US5900676A (en) Semiconductor device package structure having column leads and a method for production thereof
JP3437107B2 (ja) 樹脂封止型半導体装置
US6607942B1 (en) Method of fabricating as grooved heat spreader for stress reduction in an IC package
US6445077B1 (en) Semiconductor chip package
JP3483720B2 (ja) 半導体装置
KR20050002220A (ko) 적층형 볼 그리드 어레이 패키지 및 그 제조방법
KR20010064907A (ko) 와이어본딩 방법 및 이를 이용한 반도체패키지
US5977624A (en) Semiconductor package and assembly for fabricating the same
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
KR100218634B1 (ko) 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지
KR100203932B1 (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
KR100218633B1 (ko) 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지
KR100221562B1 (ko) 볼 그리드 어레이 반도체 패키지의 구조 및 그 제조 방법
KR100357883B1 (ko) 반도체장치및그제조방법
KR19980084278A (ko) 마이크로-볼 그리드 어레이 패키지
KR100394775B1 (ko) 와이어본딩 방법 및 이를 이용한 반도체패키지
JP3136274B2 (ja) 半導体装置
KR100779346B1 (ko) 반도체패키지 및 그 제조 방법
JP3088391B2 (ja) 半導体装置
KR100379085B1 (ko) 반도체장치의봉지방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130607

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140609

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150610

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160609

Year of fee payment: 18