JPH06244231A - 気密半導体デバイスおよびその製造方法 - Google Patents

気密半導体デバイスおよびその製造方法

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JPH06244231A
JPH06244231A JP6024967A JP2496794A JPH06244231A JP H06244231 A JPH06244231 A JP H06244231A JP 6024967 A JP6024967 A JP 6024967A JP 2496794 A JP2496794 A JP 2496794A JP H06244231 A JPH06244231 A JP H06244231A
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JP
Japan
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semiconductor die
ceramic base
conductive pads
base
array
Prior art date
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Application number
JP6024967A
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English (en)
Inventor
Paul-David Morrison
ポ−ル・デイヴィッド・モリソン
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Motorola Solutions Inc
Original Assignee
Motorola Inc
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Publication date
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Abstract

(57)【要約】 【目的】 ２組のワイヤ・ボンド１８，２０を用いて半
導体ダイ１２がリードフレーム１６に電気接続されるフ
ァイン・ピッチ気密デバイス１０を製造する。 【構成】 ジャンパ・リードまたは導電パッド２８はセ
ラミック・ベース１４の内面に配置され、２組のワイヤ
・ボンドを電気的に相互接続する。ジャンパ・リードに
より、短いワイヤを利用できるようになる。リードフレ
ームは、ガラス埋め込み技術によってセラミック・ベー
スに取り付けられる。キャップ２２は、気密シール２４
によってベースに取り付けられる。本発明は、フリップ
・チップ・ダイや多重チップ・モジュールとも整合性が
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体デバイ
スに関し、さらに詳しくは、気密半導体デバイスおよび
その製造方法に関する。
【０００２】
【従来の技術】セラミック・クワッド・パッケージおよ
びセラミック・フラット・パッケージ（以下、それぞれ
セラクワッド(cerquad) およびセラフラット(cerflat)
という。）は一般に、セラミック・ベースと、ガラスで
セラミック・ベースに取り付けられたリードフレーム
と、セラミック・ベースにダイマウントされ、かつリー
ドフレームのリードにワイヤ・ボンディングされた半導
体ダイと、ベースにガラス封止されて気密半導体デバイ
スを形成するセラミック・キャップとを有する。リード
フレームは、エッチング方法またはスタンピング(stamp
ing)方法のいずれかによって作られる。セラクワッド・
リードフレームのリード先端は４つの面すべてから、一
般にセラミック・ベースのキャビティである中央のダイ
受け領域に延在し、セラフラット・リードフレームのリ
ード先端は２つの面からのみ延在する。エッチング技術
の制限により、実現可能な先端間のリード・ピッチは現
在制限されているので、リード先端は中心に向けて無制
限に延在させることはできない。セラクワッド・リード
フレームの最小内部リード・ピッチは約０．２６ミリメ
ートル（１０ミル）で、リード幅は０．１３ミリメート
ル（５ミル）で、間隔は０．１３ミリメートル（５ミ
ル）である。リードは、現在可能な数値よりも接近して
製造することはできない。スタンピング技術は、エッチ
ング技術と同様なファイン・ピッチのリードフレームを
製造することができない。従って、リードフレームのエ
ッチング制限によって、セラクワッドにおけるリードフ
レームのキャビティ寸法が決定し、これにより有効最小
ダイ・キャビティ寸法が決まる。
【０００３】
【発明が解決しようとする課題】半導体技術の展開によ
って、セラクワッドにおける半導体ダイのパッケージン
グに問題が生じている。多くの半導体ダイは非常に多く
の入力／出力（Ｉ／Ｏ）を有しており、ダイの寸法全体
は小さくなりつつある。この展開により、ピン数の多
い、ファインピッチのセラクワッド・デバイスが生まれ
ている。前述のように、セラクワッド・リードフレーム
の内部リード・ピッチは制限されている。従って、半導
体ダイがセラクワッドにおいて実現可能な最小ダイ・キ
ャビティよりも寸法がはるかに小さい場合に、問題が生
じる。ワイヤ・ボンドの長さが極めて長くなり、それに
よってデバイスにおいて短絡の問題が生じることがあ
る。単層パッケージにおけるワイヤ・ボンドの長さはワ
イヤの直径の約１００倍長いので、ゆるんだり(sag) 、
引きずったり(sweep) 、変形(deform)することがあり、
これらはすべて短絡の可能性に通じる。半導体ダイの寸
法を大きくすることはワイヤ・ボンドの長さを短くする
が、この方法では一つの半導体ウェハに多くのダイを配
置できないので、高価になる。さらに、ダイ寸法を不必
要に大きくすることは、ダイの小型化という半導体技術
の方向性と矛盾する。
【０００４】セラクワッド・リードフレームのファイン
ピッチの問題に対する別の方法として、ろう付け(brazi
ng) 技術があり、この方法ではリードがベースにろう付
けされる。ベースは、ろう付けされたリードとの導通を
維持するためにメタライズされる。しかし、この方法は
セラクワッドで用いられるガラス埋め込みリードフレー
ム方法に比べて極めて高価な技術である。なぜならば、
ろう付けされたパッケージは外部のみならず内部も金メ
ッキされるのが一般的であるが、セラクワッド・パッケ
ージはリードの外部金メッキを必要としないためであ
る。
【０００５】さらに、エレクトロニクス業界では、基板
上のデバイスの高密度化を推進している。多重チップ・
モジュールが広く利用されている。基板面積は限られて
いるので、基板上のチップ密度を向上する一つの方法と
して、Ｚ方向にデバイスを積み重ねる方法がある。デバ
イスを積み重ねてメモリ・モジュールなどのモジュール
を形成して、しかも装置の気密性が維持できることが望
ましい。
【０００６】極めて長いワイヤ長さを有さずに、非常に
多くのＩ／Ｏを有する小型半導体ダイを収容できるセラ
クワッドが必要とされる。また、信頼性の高い用途のた
めに高密度で気密性のあるパッケージング方法が必要と
される。
【０００７】
【課題を解決するための手段】本発明は、一実施例にお
いて、ジャンパ・リードを有する気密半導体デバイスお
よびこれを製造する方法を提供する。表面に複数の導電
パッドまたはジャンパ・リードを有するセラミック・ベ
ースが設けられる。複数の導体を有するリードフレーム
がセラミック・ベースの周辺にガラス材料によって取り
付けられる。半導体ダイは、セラミック・ベースの表面
に接着され、直接電気接続される。リードフレームの複
数の導体はセラミック・ベースの複数の導電パッドにワ
イヤ・ボンディングされ、半導体ダイをリードフレーム
に電気接続する。キャップが半導体ダイの上になるよう
にキャップはセラミック・ベースに実質的に位置合わせ
され、次にセラミック・ベースに気密封止によって固定
される。本発明は、上記の方法によって作られる気密構
造を提供する。
【０００８】これらおよび他の特徴および利点について
は、添付の図面と共に以下の詳細な説明から理解を深め
ることができよう。図面は必ずしも縮尺通りに示されて
おらず、具体的に示されていない本発明の他の実施例も
あり得ることを指摘しておく。
【０００９】
【実施例】図面を参照して本発明について説明する。図
１において、気密半導体デバイス１０の断面図を本発明
の第１実施例として示す。デバイス１０は、半導体ダイ
１２と、ベース１４と、リードフレーム１６と、複数の
ワイヤ・ボンド１８，２０と、キャップ２２と、シール
２４とを有する。一般にデバイス１０は当技術分野でセ
ラクワッドという。ベース１４およびキャップ２２は一
般にセラミック材料から作られるが、キャップ２２はコ
バールなどの金属でもよい。ベース１４は、半導体ダイ
１２を受けるダイ・キャビティ２６を有して示されてい
る。ダイ・キャビティのない平坦な面を有するベースも
本発明を実施する上で利用できることに留意されたい。
ベース１４は、ベース１４の内面上に複数の導電パッド
またはジャンパ・リード２８を有する。これらの導電パ
ッドまたはジャンパ・リード２８もベース１４に埋め込
むことができる。導電パッドまたはジャンパ・リード２
８は、ベース１４上にスクリーン印刷できる。しかし、
メタル被着方法を利用する他の方法を利用して、セラミ
ック・ベース１４の表面に導電パッドまたはジャンパ・
リード２８を形成することもできる。導電パッドまたは
ジャンパ・リード２８を金メッキすることで、導電性を
向上させ、かつその後のワイヤ・ボンディングのために
表面を改善することができる。現在のスクリーン印刷技
術では、導電パッドのピッチは約０．１５ミリメートル
（６ミル）であり、パッド幅は約０．１０ミリメートル
（４ミル）で、間隔は約０．０５ミリメートル（２ミ
ル）である。導電パッドの幅およびパッド間の間隔の両
方は、現在のエッチド・セラクワッド・リードフレーム
で可能な寸法よりも小さい。アルミニウム・スパッタリ
ング方法は、導電パッドについて０．０５ミリメートル
（２ミル）幅および０．０２５ミリメートル（１ミル）
間隔のさらに細かいピッチを実現できる。しかし、アル
ミニウム・スパッタリングはスクリーン印刷に比べて極
めて高価であり、気密パッケージにおいて非常に多くの
ピン数を必要とする特定用途向けデバイスにたぶん採用
されるにすぎない。
【００１０】また図１には、ガラス材料３０によってセ
ラミック・ベース１４の周辺に取り付けられるセラクワ
ッド・リードフレーム１６が示されている。リードフレ
ーム１６は、半導体ダイ１２に向かって延在する複数の
導体またはリードを有する。前述のように、現在のリー
ドフレーム・エッチング技術で実現可能な最小リード・
ピッチは、リードフレーム・キャビティの最小寸法を決
定し、これは有効最小ダイ・キャビティ２６を決める。
導体３２がさらに内側に延在できない場合、ダイ・キャ
ビティ２６を実質的にさらに小さくできない。つまり、
ダイ・キャビティ２６の実寸に関わらず、導体がさらに
内部に延在できない場合、半導体ダイ１２を導体３２の
エッジ部にさらに近づけることはできない。
【００１１】図１に示すように、半導体ダイ１２はベー
ス１４の内面上に装着される。ダイ１２をセラミック・
ベース１４に接着することは、共晶合金（金シリコ
ン），エポキシ，または貴金属または銀含有ガラスを充
填したポリイミドを用いて実現される。ダイ１２をベー
ス１４に取り付けた後、第１群のワイヤ・ボンド１８が
作られ、セラミック・ベース１４の表面上の複数の導電
パッド２８に半導体ダイ１２を電気接続する。ワイヤ・
ボンディングの方法は当技術分野で周知である。例え
ば、超音波ワイヤ・ボンディング方法を利用して、アル
ミニウムまたはアルミニウム合金ワイヤをワイヤ・ボン
ディングできる。ワイヤ・ボンド１８の長さは、ワイヤ
がたるんだり変形しないように、ワイヤの直径の１００
倍以下に抑えることができる。ファイン・ピッチ・パッ
ケージで用いられる一般的なワイヤ径は、０．０２５ミ
リメートル（１ミル）である。この場合、ワイヤ・ボン
ドの長さは２．５ミリメートル（１００ミル）以下に抑
えなければならない。第２群のワイヤ・ボンド２０は、
複数の導体３２と複数の導電パッド２８との間で作ら
れ、半導体ダイ１２とリードフレーム１６との間で電気
コンタクトを確立する。実際に、ダイをリードフレーム
に電気接続するために、一つのワイヤ・ボンド群ではな
く２つのワイヤ・ボンド群が利用されるが、これは一つ
のワイヤ・ボンド群ではワイヤ長さが極めて長くなるた
めである。さらに、ワイヤ・ボンド群１８，２０のワイ
ヤ・ボンド・ループ高さは、ダイをリードフレームに電
気接続するために一つのワイヤ・ボンド群で可能な高さ
よりも低くなるため、デバイス１０の薄型化が実現され
る。
【００１２】図１には、半導体ダイ１２の上にあるキャ
ップ２２も示す。キャップ２２はアルミナなどのセラミ
ック材料でも、コバールなどの金属でもよい。キャップ
２２はベース１４と実質的に位置合わせされ、シール２
４でベースに封止される。シール２４は、キャップ２２
とセラミック・ベース１４との間で気密封止する。一般
にシール２４はガラス・シールであるが、半田シールも
利用できる。一般に、セラミック・キャップの場合には
ガラス・シールが用いられ、金属キャップの場合には半
田シールが用いられる。ガラス・シールの場合、シール
２４のガラス材料は一般にスクリーン印刷されるか、あ
るいはキャップ製造時にキャップ２２に被着される。キ
ャップ２２は、キャップ２２がベース１４と実質的に位
置合わせするように、半導体ダイ１２上に配置される。
キャップ２２の周辺に接着するガラス材料はリフローさ
れ、融解したガラスが流れて、セラミック・ベース１４
の周辺に接着する。融解またはリフローしたガラス材料
はキャップ２２をベース１４に接着させ、それにより半
導体デバイス１０の気密シール２４を形成する。ガラス
・シール材料の一般的なリフロー温度は４５０°Ｃであ
るが、材料に応じてそれより低いまたは高い温度も利用
できる。一部のガラス・シール材料は３５０°Ｃでリフ
ローできるが、他の材料は約５５０°Ｃの高いリフロー
温度を必要とする。また、ガラス・シールのリフロー温
度の低温度化の開発も進められている。低処理温度は組
立の立場から望ましく、半田ダイに対して悪影響を及ぼ
す可能性が少ない。金属キャップの場合には、半導体シ
ールがキャップの周辺にあらかじめ施される。半田をリ
フローすることによって、キャップがベースに封止され
る。金属キャップを利用する利点は、金属キャップはセ
ラミック・キャップよりも一般に薄いことであり、その
ため金属キャップを利用した薄型パッケージが可能なこ
とである。半田シールと共に金属キャップを利用する別
の利点は、フリップ・チップ・ボンディングと整合性の
高い低い処理温度（約３５０°Ｃ）が可能なことであ
る。前述のように、リードフレーム１６はガラス材料３
０によってセラミック・ベース１４の周辺に取り付けら
れ、これによりデバイスの気密シールの保全性が維持さ
れる。
【００１３】半導体デバイス１０の外部リード構成につ
いては図１に具体的に示されていないが、これは外部リ
ードは任意の所望の構成で形成できるためである。セラ
クワッドの一般的なリード構成はガル・ウィング形(gul
l wing shape) であるが、Ｊ形リードや貫通穴リードな
どの他のリード構成も可能である。
【００１４】本発明の別の実施例では、同一または実質
的に同様な機能を有する多くの同じ構成要素を利用する
ため、以下の図面では図１と同じ参照番号が付けられて
いる。
【００１５】図２は、本発明の第２実施例における気密
半導体デバイス４０の断面図を示す。デバイス４０は、
フリップ・チップ取り付け方法とセラクワッド設計とを
組み合わせて、アレイ・ボンディング・パッドを有する
半導体ダイの気密パッケージを提供する。この第２実施
例では、多層セラミック・ベース４２が用いられる。多
層技術は当技術分野で周知であり、ベース４２を形成す
るために利用できる。多層セラミック・ベース４２は、
内面上に第１アレイの導電パッド４４を有する。この第
１アレイの導電パッド４４は、半導体ダイ４６と物理的
接続および電気的接続を形成するために用いられる。図
示のように、半導体ダイは多層セラミック・ベース４２
の内面に、複数の導電性相互接続バンプ４８によってフ
リップ・チップ・ボンディングされる。導電性相互接続
バンプ４８は一般に半田から作られるが、他の導電性金
属合金も可能である。この複数の導電性相互接続バンプ
４８は、半導体ダイ４６を多層セラミック・ベース４２
に電気接続する。
【００１６】また図２には、多層セラミック・ベース４
２の内面上に第２アレイの導電パッド２８が示されてい
る。この第２アレイの導電パッド２８は、第１アレイの
導電パッド４４に電気的に相互接続される。第１アレイ
と第２アレイとの間の相互接続の実際の経路は、多層セ
ラミック・ベースに接着される半導体ダイの特定の種類
に応じて変わる。図２に示すように、第２アレイの導電
パッド２８は、第１アレイの導電パッド４４の回りに周
辺アレイを形成する。なぜならば、第１アレイ４４はエ
リア・アレイ・ボンディング・パッドで半導体ダイを収
容するように設計され、一方、第２アレイ２８は周辺リ
ードでセラクワッド・リードフレームと一致するように
設計されているためである。複数のワイヤ・ボンド２０
は、リードフレーム１６の複数の導体３２と、第２アレ
イの導電パッド２８との間に形成され、多層ベース４２
とリードフレーム１６との間で電気接続を確立する。こ
のように、第１アレイの導電パッドと第２アレイの導電
パッドは電気的に相互接続されるので、半導体ダイ４６
はリードフレーム１６に電気接続される。ワイヤ・ボン
ディングの方法は、当技術分野で周知である。
【００１７】前述のように、多層セラミック・ベース４
２は多層製造技術を用いて作られる。多層という概念は
メタライゼーションの複数の層を設けることなので、多
層ベースの内面および外面の両方にメタライゼーション
を設けることが可能である。図示を簡単にするために、
多層セラミック・ベース４２の外面上の導電パッド４９
はメタライゼーションの連続層として示されている。し
かし、多層ベースの外面上の各導電パッドは互いに電気
的に分離されていることに留意されたい。さらに、ベー
ス４２の内面上の２つの導電パッド・アレイと同様に、
導電パッド４９は外面の中央部分に一つのパッド・アレ
イを有し、中央アレイの周辺部の周りに別のアレイを有
してもよい。本発明の第２実施例を実施するために多層
ベース４２上に外側のメタライゼーションは必要ない
が、他の実施例はこれらの外側導電パッドを必要とす
る。導電パッド４９の有用性については積層モジュール
の以下の説明で明らかになろう。
【００１８】図１で説明したのと同じ方法において、図
２には半導体ダイ４６の上にあるキャップ２２がさらに
示されている。ここでも、キャップ２２はセラミックま
たは金属でもよく、多層ベース４２と実質的に位置合わ
せされ、シール２４によってベース４２に封止されてい
る。シール２４は、キャップ２２と多層セラミック・ベ
ース４２との間で気密封止を行い、ガラスまたは半田で
もよい。さらに、リードフレーム１６は多層セラミック
・ベース４２の周辺にガラス材料３０によって取り付け
られ、これによりデバイスの気密封止の保全性が維持さ
れる。さらに、半導体デバイス４０の外部リード構成
は、ガル・ウィング・リード、Ｊ形リードおよび貫通穴
リードなど任意の所望の構成に形成できる。
【００１９】図３は、本発明の第３実施例による気密多
重キャップ・モジュール５０の断面図を示す。モジュー
ル５０は、セラミック・ベース５２，複数の半導体ダイ
１２，リードフレーム１６およびキャップ５４によって
構成される。セラミック・ベース５２は、内面上に複数
の導電パッドまたはジャンパ・リード５６を有する。セ
ラミック・ベース５２は、導電パッド５６の経路の複雑
度に応じて、その製造に多層技術を必要としても必要と
しなくてもよい。半導体ダイ１２は、セラミック・ベー
ス５２の内面に接着される。接着方法は、図１で説明し
たものと同じ方法である。２つの半導体ダイ１２しか図
示されていないが、モジュール５０の用途に応じて任意
の数の半導体ダイを用いてもよいことは明らかである。
セラミック・ベース５２に接着した後、半導体ダイ１２
は複数の導電パッド５６にワイヤ・ボンディングされ
る。複数のワイヤ・ボンド５８は、半導体ダイ１２をセ
ラミック・ベース５２に電気接続する。さらに、ワイヤ
・ボンド５８は半導体ダイ１２を電気的に相互接続し、
これは多くのメモリ用途に適用できる。これとは別に、
ベースにフリップ・チップ・ボンディングされた半導体
ダイも、ワイヤ・ボンディングされた半導体ダイと共
に、あるいはワイヤ・ボンディングされた半導体ダイの
代わりに用いてもよい。半導体ダイ１２がベース５２に
ワイヤ・ボンディングされると、第２群のワイヤ・ボン
ド２０がリードフレームの導体３２と導電パッド５６の
周辺パッドとの間に形成され、半導体ダイ１２をリード
フレーム１６に電気接続する。次にキャップ５４はセラ
ミック・ベース５２に位置合わせされ、シール２４で固
定され、モジュール５０を気密封止する。
【００２０】図４は、本発明の第４実施例による積層気
密半導体モジュール６０の断面図を示す。積層モジュー
ル６０は、２つの気密半導体デバイスからなる。底部半
導体デバイスは、図２で説明したデバイス４０と実質的
に同じである。しかし、デバイス４０は、第２半導体デ
バイスが多層セラミック・ベース４２の外面に積層され
るように反転されている。リードフレーム１６の外部
は、デバイス４０が逆さまにして基板にマウントされる
ように形成されるが、これによってデバイスの機能は影
響されない。
【００２１】図４において、第２気密半導体デバイス６
２は、デバイス４０の上に積層されて示されている。デ
バイス６２はいくつかの重要な相違点はあるが、デバイ
ス４０と同様である。デバイス６２は多層ベース６４を
有し、このベースはフリップ・チップ・ボンディング用
のエリア・アレイ・ボンディング・パッドで、半導体ダ
イを収容するように設計された導電パッドのアレイ４４
を有する。多層ベース６４は周辺導電パッドの第２アレ
イを必要としない。なぜならば、デバイス６２には半導
体ダイを電気接続しなければならないリードフレームが
ないためである。しかし、ベース６４の代わりに、ベー
ス４２のような導電パッドの周辺アレイを有する多層ベ
ースを利用することもできる。導電パッドの周辺アレイ
は冗長であり、用いられない。図４に示すように、デバ
イス６２はデバイス４０上に積層され、ここで多層セラ
ミック・ベース６４はデバイス４０のベース４２に複数
の半田ボール６６によって結合されている。半田ボール
６６は２つのベース４２，６４からのそれぞれの導電パ
ッド４９を互いに結合して、２つのデバイスを電気的に
相互接続する。デバイス６２も気密デバイスであること
に留意されたい。本実施例におけるキャップ６８は、半
導体ダイ４６を収容するためのキャビティを有する。ダ
イ４６の高さおよびガラス・シール７０の厚さに応じ
て、このキャビティは必要であったり、必要としなくて
もよい。気密パッケージにおける各半導体ダイを個別に
封止し、それぞれのデバイスを積層して、モジュールを
形成することにより、Ｚ方向に拡大することで、与えら
れた面積でデバイスの密度を増加することができ、しか
も気密パッケージに伴う高信頼性を維持することができ
る。
【００２２】図５には、本発明の第５実施例による別の
積層気密半導体モジュール７４の断面図を示す。モジュ
ール７４は、図２の２つの反転された半導体デバイス４
０の積層として示されている。積層モジュール７４にお
ける上部デバイスのリードフレーム１６の外部は、Ｊリ
ード形に形成される。このＪリード形デバイス４０は低
部デバイス４０の上に積層され、低部デバイスのセラミ
ック・ベース４２の外面上で導電パッド４９に半田付け
される。上部デバイスの外部リードを低部デバイスの導
電パッド４９に半田付けすると、２つのデバイスは電気
的に相互接続される。
【００２３】この第５実施例では、上部デバイスおよび
底部デバイスの両方は反転して積み重ねられている。こ
のように、別のデバイスを上部デバイス上に積層するこ
とができる。この積層構造により、わずかな制限で、複
数のデバイスを積層することができる。一つの制限は、
この積層モジュールが用いられる用途によって積層モジ
ュールの高さが制限されることである。もう一つの制限
として、この積層からの熱放散(heat dissipation)があ
る。この種の積層モジュールは、熱放散が問題にならな
いと思われる低電力用途に適している。
【００２４】以上の説明および図面は本発明に伴う多く
の利点を実証している。特に、薄型でファイン・ピッチ
の気密半導体デバイスが製造できることが判明してい
る。このようなデバイスの製造では、半導体デバイスの
ワイヤ・ボンド長さを短くするためにジャンパ・リード
を利用する。さらに、本発明により、ガラス・シール技
術と多層技術の柔軟性を組み合わせて、ろう付け技術の
高コストを伴わずに、ファイン・ピッチ・パッケージに
対する解決方法を実現できる。別の利点は、本発明によ
り、エリア・アレイ・ボンディング・パッドを有する半
導体ダイを気密にかつ低コスト技術でパッケージングで
きることである。さらに、本発明はシングル・パッケー
ジ・モジュールまたはディスクリート・デバイスの垂直
積層のいずれにおいても多重チップ・モジュール用途に
適用できる。さらに、本発明は、メモリ・モジュールや
高信頼性を要する用途に適している。
【００２５】以上、本発明に従って、先に述べた必要性
および利点を完全に満たす、セラミック・ベースにジャ
ンパ・リードを有する気密半導体デバイスが提供された
ことが明らかである。特定の実施例を参照して本発明に
ついて説明し、図示してきたが、本発明はこれらの実施
例に制限されるものではない。本発明の精神から逸脱せ
ずに修正や変形が可能なことが当業者に理解される。例
えば、ベースおよびキャップは多数の異なるセラミック
材料または金属材料でもよい。封止材料が半導体デバイ
スの気密封止を行う限り、ガラス以外のシールも可能で
ある。さらに、気密性が問題にならない限り、エポキシ
・シールも利用できる。さらに、本発明は半導体デバイ
スの特定の外部リード構成に制限されない。デバイス
は、ガル・ウィング形リード、Ｊ形リードまたは任意の
他のリード構成でもよい。さらに、デバイスはセラクワ
ッドまたはセラフラットでもよい。また、積層モジュー
ルでは、デバイスは同じ寸法でなくても、あるいは同じ
ピン数でなくてもよい。しかし、積層の底部デバイスは
上部デバイスを支える大きさでなければならない。ま
た、本発明は特定のデバイスの種類に制限されないこと
に留意されたい。メモリ・デバイスは本発明の多重チッ
プ実施例に適しているが、モジュールに積層できる他の
デバイスも本発明の実施例に収容することができる。従
って、本発明は特許請求の範囲に入るこのような一切の
変形や修正を含むものとする。
【図面の簡単な説明】
【図１】本発明の第１実施例における、ジャンパ・リー
ドを有する気密半導体デバイスの断面図を示す。
【図２】本発明の第２実施例における、フリップ・チッ
プ・ダイと整合性のある気密半導体デバイスの断面図を
示す。
【図３】本発明の第３実施例における、多数のダイを有
する気密半導体デバイスの断面図を示す。
【図４】本発明の第４実施例における、半田ボールを用
いる積層された気密半導体デバイスの断面図を示す。
【図５】本発明の第５実施例における、外部リードを用
いる積層された気密半導体デバイスの断面図を示す。
【符号の説明】
１０ 気密半導体デバイス １２ 半導体ダイ １４ ベース １６ リードフレーム １８，２０ ワイヤ・ボンド ２２ キャップ ２４ シール ２６ ダイ・キャビティ ２８ 導電パッドまたはジャンパ・リード ３０ ガラス材料 ３２ 導体またはリード ４０ 気密半導体デバイス ４２ 多層セラミック・ベース ４４ 導電パッド ４６ 半導体ダイ ４８ 導電性相互接続バンプ ４９ 導電パッド ５０ 気密多重キャップ・モジュール ５２ セラミック・ベース ５４ キャップ ５６ 導電パッド ５８ ワイヤ・ボンド ６０ 積層モジュール ６２ 第２気密半導体デバイス ６４ 多層ベース ６６ 半田ボール ６８ キャップ ７０ ガラス・シール ７４ 積層気密半導体モジュール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｓ 9272−4Ｍ Ｗ 9272−4Ｍ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面上に複数の導電パッド（２８）を有
    するセラミック・ベース（１４）；複数の導体（３２）
    を有するリードフレーム（１６）であって、前記複数の
    導体が前記セラミック・ベースの周辺にガラス材料（３
    ０）で取り付けられているリードフレーム（１６）；前
    記表面に接着され、かつ前記セラミック・ベースの表面
    上の前記複数の導電パッドに電気接続される半導体ダイ
    （１２）；前記セラミック・ベースの表面上の前記複数
    の導電パッドを前記リードフレームの前記複数の導体に
    接続して、前記半導体ダイを前記リードフレームに電気
    接続する複数のワイヤ・ボンド（２０）；前記半導体ダ
    イの上にあり、かつ前記セラミック・ベースに実質的に
    位置合わせされるキャップ（２２）；および前記セラミ
    ック・ベースを前記キャップに接着して、前記半導体ダ
    イの回りを気密封止するシール（２４）；によって構成
    されることを特徴とする気密半導体デバイス（１０）。
  2. 【請求項２】 その表面上に複数の導電パッド（２８）
    を有するセラミック・ベース（１４）；複数の導体（３
    ２）を有するリードフレーム（１６）であって、前記複
    数の導体が前記セラミック・ベースの周辺にガラス材料
    （３０）で取り付けられているリードフレーム（１
    ６）；前記セラミック・ベースの表面に接着される半導
    体ダイ（１２）；前記半導体ダイを前記複数の導電パッ
    ドに接続する第１群のワイヤ・ボンド（１８）；前記複
    数の導電パッドを前記複数の導体に接続して、前記半導
    体ダイを前記リードフレームに電気接続する第２群のワ
    イヤ・ボンド（２０）；前記半導体ダイの上にあり、か
    つ前記セラミック・ベースに実質的に位置合わせされる
    キャップ（２２）；および前記セラミック・ベースを前
    記キャップに接着して、前記半導体ダイの回りを気密封
    止するシール（２４）；によって構成されることを特徴
    とする気密半導体デバイス（１０）。
  3. 【請求項３】 表面上に第１アレイの導電パッド（４
    ４）と、前記第１アレイ（４４）の回りに第２アレイの
    導電パッド（２８）とを有する多層セラミック・ベース
    （４２）であって、前記第１および第２アレイの導電パ
    ッドが電気的に相互接続されている多層セラミック・ベ
    ース（４２）；複数の導体（３２）を有するリードフレ
    ーム（１６）であって、前記複数の導体は前記多層セラ
    ミック・ベースの周辺にガラス材料（３０）で取り付け
    られているリードフレーム（１６）；前記多層セラミッ
    ク・ベースの表面にフリップ・チップ・ボンディングさ
    れる半導体ダイ（４６）であって、前記半導体ダイは複
    数の導電性相互接続バンプ（４８）によって前記第１ア
    レイの導電パッドに接続される半導体ダイ（４６）；前
    記複数の導体を前記第２アレイの導電パッドに接続し
    て、前記半導体ダイを前記リードフレームに電気接続す
    る複数のワイヤ・ボンド（２０）；前記半導体ダイの上
    にあり、かつ前記多層セラミック・ベースに実質的に位
    置合わせされるキャップ（２２）；および前記多層セラ
    ミック・ベースを前記キャップに接着して、前記半導体
    ダイの回りを気密封止するシール（２４）；によって構
    成されることを特徴とする気密半導体デバイス（４
    ０）。
  4. 【請求項４】 表面上に第１アレイの導電パッド（４
    ４）と、前記第１アレイの周辺部に第２アレイの導電パ
    ッド（２８）を有する第１多層セラミック・ベース（４
    ２）であって、前記第１および第２アレイの導電パッド
    は電気的に相互接続され、前記ベースはこのベースの第
    ２表面上に第３アレイの導電パッド（４９）を有し、前
    記第３アレイの導電パッドは前記第１および第２アレイ
    の導電パッドに電気接続される第１多層セラミック・ベ
    ース（４２）；複数の導体（３２）を有するリードフレ
    ームであって、前記複数の導体は前記ベースの周辺にガ
    ラス材料（３０）で取り付けられているリードフレー
    ム；前記ベースの表面にフリップ・チップ・ボンディン
    グされる半導体ダイ（４６）であって、前記半導体ダイ
    は複数の導電性相互接続バンプ（４８）によって前記第
    １アレイの導電パッドに接続される半導体ダイ（４
    ６）；前記複数の導体を前記第２アレイの導電パッドに
    接続して、前記半導体ダイを前記リードフレームに電気
    接続する複数のワイヤ・ボンド（２０）；前記半導体ダ
    イの上にあり、かつ前記ベースに実質的に位置合わせさ
    れるキャップ（２２）；前記ベースを前記キャップに接
    着して、前記半導体ダイの回りを気密封止するシール
    （２４）；第１表面上に第４アレイの導電パッド（４
    ４）と、第２表面上に第５アレイの導電パッド（４９）
    とを有する第２多層セラミック・ベース（６４）であっ
    て、前記第４および第５アレイの導電パッドが電気的に
    相互接続されている第２多層セラミック・ベース（６
    ４）；前記第２ベースの第１面にフリップ・チップ・ボ
    ンディングされる第２半導体ダイ（４６）であって、前
    記半導体ダイは第２群の導電相互接続バンプ（４８）に
    よって前記第４アレイの導電パッドに接続される第２半
    導体ダイ（４６）；前記第２半導体ダイの上にあり、か
    つ前記第２ベースに実質的に位置合わせされる第２キャ
    ップ（６８）；前記第２ベースを前記第２キャップに接
    着して、前記第２半導体ダイの回りを気密封止する第２
    シール（７０）；および前記第１ベースの第２面上の前
    記第３アレイの導電パッドを、前記第２ベースの第２面
    上の前記第５アレイの導電パッドに結合する複数の半田
    ボール（６６）であって、積層された気密半導体デバイ
    スが形成される複数の導電ボール（６６）；によって構
    成されることを特徴とする気密半導体デバイス。
  5. 【請求項５】 表面上に複数の導電パッド（２８，４
    ４）を有するセラミック・ベース（１４，４２）を設け
    る段階；複数の導体（３２）を有するリードフレーム
    （１６）を設ける段階；前記セラミック・ベースの周辺
    部のガラス材料（３０）に前記リードフレームの前記導
    体を埋め込む段階；前記セラミック・ベースの表面に半
    導体ダイ（１２，４６）を接着する段階；前記セラミッ
    ク・ベースの表面上の前記複数の導電パッド（２８，４
    ８）に前記半導体ダイを電気接続する段階；前記複数の
    導電パッド（２８）を前記複数の導体（３２）にワイヤ
    ・ボンディング（２０）して、前記半導体ダイを前記リ
    ードフレームに電気接続する段階；シール材料（２４）
    を有するキャップ（２２）を前記セラミック・ベースに
    位置合わせする段階であって、前記キャップが前記半導
    体ダイの上にある段階；および前記キャップの周辺部に
    前記シール材料をリフローして、前記キャップを前記セ
    ラミックベースに気密シールで接着する段階；によって
    構成されることを特徴とする半導体デバイス（１０，４
    ０）を製造する方法。
JP6024967A 1993-02-01 1994-01-28 気密半導体デバイスおよびその製造方法 Pending JPH06244231A (ja)

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